JPH0320180B2 - - Google Patents
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- JPH0320180B2 JPH0320180B2 JP10705785A JP10705785A JPH0320180B2 JP H0320180 B2 JPH0320180 B2 JP H0320180B2 JP 10705785 A JP10705785 A JP 10705785A JP 10705785 A JP10705785 A JP 10705785A JP H0320180 B2 JPH0320180 B2 JP H0320180B2
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- JP
- Japan
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- synchronization
- circuit
- signal
- bandwidth
- bandpass filter
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- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 9
- 238000003708 edge detection Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタルデータ伝送におけるビツ
ト同期回路に関するものである。
ト同期回路に関するものである。
ビツト同期回路は、入力信号であるデイジタル
データ伝送信号から同期タイミング信号を再生し
出力するものである。
データ伝送信号から同期タイミング信号を再生し
出力するものである。
従来から知られたビツト同期回路のブロツク図
が第6図に示されている。同図において、1はエ
ツジ検出回路、2は位相比較器、3は帯域ろ波
器、4は電圧制御発振器、5はビツトスイツチ回
路である。エツジ検出回路1ではデイジタルデー
タ伝送信号(入力信号)INの立上り、立下りを
検出する。その検出信号と発振器4により発振し
た再生信号(出力信号)OUTとを位相比較器2
で比較し、位相差を出力する。位相差の高周波成
分は、ビツトスイツチ回路5で帯域幅が設定され
る帯域ろ波器3によりカツトされ、低周波成分の
みが電圧制御発振器4に入力する。電圧制御発振
器4では入力したその位相差成分をなくすように
制御されて再生信号OUTを発振する。電圧制御
発振器4からの再生信号OUTは、上記のループ
を繰返しながら、徐々にデイジタルデータ伝送信
号INの周波数に引込まれ、遂には同期したタイ
ミング信号OUTが再生される。
が第6図に示されている。同図において、1はエ
ツジ検出回路、2は位相比較器、3は帯域ろ波
器、4は電圧制御発振器、5はビツトスイツチ回
路である。エツジ検出回路1ではデイジタルデー
タ伝送信号(入力信号)INの立上り、立下りを
検出する。その検出信号と発振器4により発振し
た再生信号(出力信号)OUTとを位相比較器2
で比較し、位相差を出力する。位相差の高周波成
分は、ビツトスイツチ回路5で帯域幅が設定され
る帯域ろ波器3によりカツトされ、低周波成分の
みが電圧制御発振器4に入力する。電圧制御発振
器4では入力したその位相差成分をなくすように
制御されて再生信号OUTを発振する。電圧制御
発振器4からの再生信号OUTは、上記のループ
を繰返しながら、徐々にデイジタルデータ伝送信
号INの周波数に引込まれ、遂には同期したタイ
ミング信号OUTが再生される。
このような回路では、ビツトスイツチ回路5で
設定される帯域ろ波器3の帯域幅は定値に設定さ
れるようになつているので、以下のような不都合
がある。すなわちビツトスイツチ回路5の設定値
を小さくし、帯域ろ波器3の帯域幅を広くする
と、引込み時間(同期までの時間)は速くなるが
位相ジツタが多くなつてしまう。逆にビツトスイ
ツチ回路5の設定値を大きくし、帯域ろ波器3の
帯域幅を狭くすると、ジツタは少なくなるが引込
み時間が遅くなる。
設定される帯域ろ波器3の帯域幅は定値に設定さ
れるようになつているので、以下のような不都合
がある。すなわちビツトスイツチ回路5の設定値
を小さくし、帯域ろ波器3の帯域幅を広くする
と、引込み時間(同期までの時間)は速くなるが
位相ジツタが多くなつてしまう。逆にビツトスイ
ツチ回路5の設定値を大きくし、帯域ろ波器3の
帯域幅を狭くすると、ジツタは少なくなるが引込
み時間が遅くなる。
第7図は上記回路の位相比較器2に入力するデ
イジタルデータ伝送信号INと再生信号OUTとの
タイミングチヤートをを示すものである。帯域ろ
波器3のカツトオフ周波数を高くした場合(帯域
幅広い)、同図Aに示すように再生信号OUTはデ
イジタルデータ伝送信号INに早々に引込まれ、
同期捕捉点が早く現われるが、ジツタが出てしま
う。逆に帯域ろ波器3のカツトオフを低くした場
合(帯域幅狭い)、同図Bに示すようにデイジタ
ルデータ伝送信号INと再生信号OUTとの同期捕
捉は遅くなつてしまう。
イジタルデータ伝送信号INと再生信号OUTとの
タイミングチヤートをを示すものである。帯域ろ
波器3のカツトオフ周波数を高くした場合(帯域
幅広い)、同図Aに示すように再生信号OUTはデ
イジタルデータ伝送信号INに早々に引込まれ、
同期捕捉点が早く現われるが、ジツタが出てしま
う。逆に帯域ろ波器3のカツトオフを低くした場
合(帯域幅狭い)、同図Bに示すようにデイジタ
ルデータ伝送信号INと再生信号OUTとの同期捕
捉は遅くなつてしまう。
本発明は、従来のビツト同期回路がもつこれら
の欠点を解決するためのもので、すみやかに同期
が取れかつ位相ジツタが生ずることのないビツト
同期回路を提供しようとするものである。
の欠点を解決するためのもので、すみやかに同期
が取れかつ位相ジツタが生ずることのないビツト
同期回路を提供しようとするものである。
上記問題点を解決するための手段を第1図を用
いて説明する。
いて説明する。
同図に示すように、本発明を適用するビツト同
期回路は、伝送入力信号INの立上り・立下りを
検出するエツジ検出回路1と、エツジ検出回路1
の検出信号と再生出力信号OUTの位相差を出力
する位相比較器2と、位相比較器2の出力位相差
の帯域幅を制限する帯域ろ波器3と、帯域幅を制
限された位相差成分を減らすように再生出力信号
OUTを発振する電圧制御発振器4とを有してい
る。さらに伝送入力信号INと再生出力信号OUT
との同期捕捉および同期はずれを検出する同期検
出回路7と、その同期捕捉又は同期はずれにより
帯域ろ波器3で制限される帯域幅を変化させるよ
うに帯域ろ波器3をプログラムコントロールする
制御回路8とを有している。
期回路は、伝送入力信号INの立上り・立下りを
検出するエツジ検出回路1と、エツジ検出回路1
の検出信号と再生出力信号OUTの位相差を出力
する位相比較器2と、位相比較器2の出力位相差
の帯域幅を制限する帯域ろ波器3と、帯域幅を制
限された位相差成分を減らすように再生出力信号
OUTを発振する電圧制御発振器4とを有してい
る。さらに伝送入力信号INと再生出力信号OUT
との同期捕捉および同期はずれを検出する同期検
出回路7と、その同期捕捉又は同期はずれにより
帯域ろ波器3で制限される帯域幅を変化させるよ
うに帯域ろ波器3をプログラムコントロールする
制御回路8とを有している。
第2図は、第1図に示す回路の位相比較器2に
入力する伝送入力信号INと再生出力信号OUTと
のタイミングチヤートを示すものである。
入力する伝送入力信号INと再生出力信号OUTと
のタイミングチヤートを示すものである。
前記のように制御回路8により帯域ろ波器3の
帯域幅を制御できるから、当初は帯域ろ波器3で
のカツトオフを高くして(帯域幅広い)引込みを
早くする。第2図に示す同期捕捉点が同期引き込
み点で、この後、同期検出回路7により、同図に
示す同期検出点で同期が検出され、帯域ろ波器3
のカツトオフ周波数を低く(帯域幅を狭く)し
て、再生出力信号の位相ジツタを小さくすること
ができる。ここで、もし同期捕捉点が存在せず、
同期検出回路7により同期が検出されなかつた場
合、帯域ろ波器3のカツトオフ周波数を高い(帯
域幅広い)まゝ維持する。
帯域幅を制御できるから、当初は帯域ろ波器3で
のカツトオフを高くして(帯域幅広い)引込みを
早くする。第2図に示す同期捕捉点が同期引き込
み点で、この後、同期検出回路7により、同図に
示す同期検出点で同期が検出され、帯域ろ波器3
のカツトオフ周波数を低く(帯域幅を狭く)し
て、再生出力信号の位相ジツタを小さくすること
ができる。ここで、もし同期捕捉点が存在せず、
同期検出回路7により同期が検出されなかつた場
合、帯域ろ波器3のカツトオフ周波数を高い(帯
域幅広い)まゝ維持する。
第3図は本発明を適用するビツト同期回路で、
第1図に示したブロツク図の具体例を示す回路図
である。
第1図に示したブロツク図の具体例を示す回路図
である。
同図において、101,103はDフリツプフ
ロツプ、102はEX−OR(エクスクルーシブオ
ア)ゲート、104はU/D(アツプ・ダウン)
カウンタ、105はI/D(インクリメント・デ
クリメント)カウンタ、106は2進カウンタ、
108はインタフエース、110はCPU(中央演
算処理装置)、109はパラレルI/Oポートで
ある。Dフリツプフロツプ101とEX−ORゲ
ート102はエツジ検出回路1(第1図参照)を
構成し、Dフリツプフロツプ103は位相比較器
2を構成し、U/Dカウンタ104は帯域ろ波器
3を構成し、I/Dカウンタ105と2進カウン
タ106は発振器4を構成し、インタフエース1
08とCPU110とI/Oポート109はプロ
グラムコントロールするための制御回路8を構成
する。
ロツプ、102はEX−OR(エクスクルーシブオ
ア)ゲート、104はU/D(アツプ・ダウン)
カウンタ、105はI/D(インクリメント・デ
クリメント)カウンタ、106は2進カウンタ、
108はインタフエース、110はCPU(中央演
算処理装置)、109はパラレルI/Oポートで
ある。Dフリツプフロツプ101とEX−ORゲ
ート102はエツジ検出回路1(第1図参照)を
構成し、Dフリツプフロツプ103は位相比較器
2を構成し、U/Dカウンタ104は帯域ろ波器
3を構成し、I/Dカウンタ105と2進カウン
タ106は発振器4を構成し、インタフエース1
08とCPU110とI/Oポート109はプロ
グラムコントロールするための制御回路8を構成
する。
以下第4図に示すタイミングチヤートを参照し
つゝ、第3図に示した回路の動作を説明する。
つゝ、第3図に示した回路の動作を説明する。
第4図において、aは伝送入力信号INでクロ
ツク成分を含まない直列入力のデータである。b
は回路の持つクロツクCLの信号である。cはD
フリツプフロツプ101のQ出力信号、dはEX
−ORゲートの出力信号である。eは2進カウン
タ106の再生出力信号(再生クロツク)OUT
で、Dフリツプフロツプ103および同期検出回
路7にフイードバツクして入力する。fはDフリ
ツプフロツプ103の出力信号、gはU/Dカ
ウンタ104のキヤリイ出力(カウントアツプ出
力)信号、hは同じくU/Dカウンタ104のボ
ロウ出力(カウントダウン出力)信号、iはI/
Dカウンタ105の出力信号である。aの伝送入
力信号INとeの再生出力信号OUTは、第2図に
示したIN・OUTと同一のタイミングチヤートを
拡大して現わしたものである。
ツク成分を含まない直列入力のデータである。b
は回路の持つクロツクCLの信号である。cはD
フリツプフロツプ101のQ出力信号、dはEX
−ORゲートの出力信号である。eは2進カウン
タ106の再生出力信号(再生クロツク)OUT
で、Dフリツプフロツプ103および同期検出回
路7にフイードバツクして入力する。fはDフリ
ツプフロツプ103の出力信号、gはU/Dカ
ウンタ104のキヤリイ出力(カウントアツプ出
力)信号、hは同じくU/Dカウンタ104のボ
ロウ出力(カウントダウン出力)信号、iはI/
Dカウンタ105の出力信号である。aの伝送入
力信号INとeの再生出力信号OUTは、第2図に
示したIN・OUTと同一のタイミングチヤートを
拡大して現わしたものである。
伝送入力信号IN(a)は、Dフリツプフロツプ1
01のD端子に入力し、クロツクCLの信号bの
立上りでセツトされて、ゲート信号cをつくる。
このゲート信号cは、伝送入力信号INaとともに
EX−ORゲート102に加えられる。EX−OR
ゲート102の出力dは、データの立上り立下り
を示し、Dフリツプフロツプ103のクロツク端
子Tに与えられる。同じくDフリツプフロツプ1
03のD端子には再生クロツクeが加えられてお
り、反転出力端子の信号fはdの立上りでセツ
トされて、U/Dカウンタ104のU/D端子に
与えられる。U/Dカウンタ104は、キヤリイ
g、ボロウhを発生させるためのカウント値が
I/Oポート109によりバイナリな値で、A、
B、C、D端子から設定される。そしてfを設定
値までカウントアツプまたはカウントダウンする
ことにより発生するキヤリイgまたはボロウh信
号は、I/Dカウンタ105のINCREMENT、
DECREMENT端子に夫々与えられる。I/Dカ
ウンタ105の出力iは2進カウンタ106によ
つて分周され、再生クロツクeになる。
01のD端子に入力し、クロツクCLの信号bの
立上りでセツトされて、ゲート信号cをつくる。
このゲート信号cは、伝送入力信号INaとともに
EX−ORゲート102に加えられる。EX−OR
ゲート102の出力dは、データの立上り立下り
を示し、Dフリツプフロツプ103のクロツク端
子Tに与えられる。同じくDフリツプフロツプ1
03のD端子には再生クロツクeが加えられてお
り、反転出力端子の信号fはdの立上りでセツ
トされて、U/Dカウンタ104のU/D端子に
与えられる。U/Dカウンタ104は、キヤリイ
g、ボロウhを発生させるためのカウント値が
I/Oポート109によりバイナリな値で、A、
B、C、D端子から設定される。そしてfを設定
値までカウントアツプまたはカウントダウンする
ことにより発生するキヤリイgまたはボロウh信
号は、I/Dカウンタ105のINCREMENT、
DECREMENT端子に夫々与えられる。I/Dカ
ウンタ105の出力iは2進カウンタ106によ
つて分周され、再生クロツクeになる。
U/Dカウンタ104の設定値を定めるI/O
ポート109のバイナリな値は、CPU110の
制御指令により定められる。すなわちCPU11
0のROMエリアには第5図のフローチヤートで
示すようなプログラムが記憶されており、この手
順によりプログラムコントロールがされる。
ポート109のバイナリな値は、CPU110の
制御指令により定められる。すなわちCPU11
0のROMエリアには第5図のフローチヤートで
示すようなプログラムが記憶されており、この手
順によりプログラムコントロールがされる。
先ずI/Oポート109に対し4ビツトA,
B,C,Cの2進数αをカウンタ104にセツト
するよう指令する(スツテプ51)。設定されたα
で回路が動作してできた再生クロツクOUTは、
同期検出回路7により伝送入力信号INとの同期
捕捉が検出され、検出信号はインタフエース10
8経由してCPU110に入力する。同期捕捉が
検出されるまではαのまゝで回路は動作し、同期
捕捉が検出されたら(ステツプ52)、2進数αを
2進数βに増やすようにI/Oポート109に指
令する(ステツプ53)。βに設定された回路が動
作してできた再生クロツクOUTの同期検出をし、
同期はずれが検出できなければそのまゝβを維持
し、同期はずれがあればもとに戻る(ステツプ
54)。
B,C,Cの2進数αをカウンタ104にセツト
するよう指令する(スツテプ51)。設定されたα
で回路が動作してできた再生クロツクOUTは、
同期検出回路7により伝送入力信号INとの同期
捕捉が検出され、検出信号はインタフエース10
8経由してCPU110に入力する。同期捕捉が
検出されるまではαのまゝで回路は動作し、同期
捕捉が検出されたら(ステツプ52)、2進数αを
2進数βに増やすようにI/Oポート109に指
令する(ステツプ53)。βに設定された回路が動
作してできた再生クロツクOUTの同期検出をし、
同期はずれが検出できなければそのまゝβを維持
し、同期はずれがあればもとに戻る(ステツプ
54)。
以上説明したように、本発明のビツト同期回路
は、帯域幅をプログラムコントロールをすること
により、すみやかに同期が取れ、かつジツタを少
なくできるという利点がある。
は、帯域幅をプログラムコントロールをすること
により、すみやかに同期が取れ、かつジツタを少
なくできるという利点がある。
第1図は本発明を適用するビツト同期回路の基
本構成を示すブロツク図、第2図はその動作タイ
ミングチヤート図、第3図は本発明のビツト同期
回路の具体例を示すブロツク図、第4図はその動
作タイミングチヤート図、第5図は制御回路のフ
ローチヤート図、第6図は従来のビツト同期回路
のブロツク図、第7図はそのタイミングチヤート
図である。 1……エツジ検出回路、2……位相比較器、3
……帯域ろ波器、4……電圧制御発振器、7……
同期検出回路、8……制御回路。
本構成を示すブロツク図、第2図はその動作タイ
ミングチヤート図、第3図は本発明のビツト同期
回路の具体例を示すブロツク図、第4図はその動
作タイミングチヤート図、第5図は制御回路のフ
ローチヤート図、第6図は従来のビツト同期回路
のブロツク図、第7図はそのタイミングチヤート
図である。 1……エツジ検出回路、2……位相比較器、3
……帯域ろ波器、4……電圧制御発振器、7……
同期検出回路、8……制御回路。
Claims (1)
- 1 伝送入力信号の立上り・立下りを検出するエ
ツジ検出回路と、その検出信号と再生出力信号の
位相差を出力する位相比較器と、その位相差の帯
域幅を制限する帯域ろ波器と、帯域幅を制限され
た位相差成分を減らすように前記再生出力信号を
発振する発振器と、前記伝送入力信号と前記再生
出力信号との同期捕捉・同期はずれを検出する同
期検出回路と、その同期検出回路の同期捕捉によ
り前記帯域幅を狭くし、同期はずれにより前記帯
域幅を広くするように前記帯域ろ波器を制御する
制御回路とを有することを特徴とするビツト回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60107057A JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60107057A JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61265934A JPS61265934A (ja) | 1986-11-25 |
JPH0320180B2 true JPH0320180B2 (ja) | 1991-03-18 |
Family
ID=14449404
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60107057A Granted JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61265934A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2614116B1 (fr) * | 1987-04-17 | 1989-07-21 | Centre Nat Etd Spatiales | Dispositif de reference de temps a stabilite sensiblement constante pour la mesure de temps a court et long terme |
JPH0824289B2 (ja) * | 1989-02-10 | 1996-03-06 | 日本電気株式会社 | クロック同期回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57162526A (en) * | 1981-03-30 | 1982-10-06 | Fujitsu Ltd | Phase synchronizing circuit |
FR2523383B1 (fr) * | 1982-03-15 | 1985-11-22 | Thomson Csf | Dispositif de recuperation de frequence d'horloge en transmission numerique |
-
1985
- 1985-05-21 JP JP60107057A patent/JPS61265934A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61265934A (ja) | 1986-11-25 |
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