JP2560113B2 - データ復調回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ復調回路に関し、特に、デジタル位相
同期ループ（DPLL）回路を用いたものに関する。

［従来の技術］ 例えば、CDプレーヤ装置からのデジタルオーディオ信
号をメインアンプ装置に伝送する場合に機能するデジタ
ルオーディオインタフェース（DAI）においては、メイ
ンアンプ装置が伝送されてくるデジタルオーディオ信号
を正しく受信するようにデータ復調回路が設けられてい
る。

第３図に、従来のデータ復調回路を示す。第３図にお
いて、入力されたデジタルデータ（シリアル信号）は、
Ｄ型フリップフロップ回路１及びアナログ構成の第１の
PLL回路２に与えられる。第１のPLL回路２は時定数が小
さいものであり、入力データに追従したクロック信号を
形成してアナログ構成の第２のPLL回路３に与える。第
２のPLL回路３は時定数が大きく選定されており、クロ
ック信号の周波数を安定化させて出力する。

このように時定数が小さいPLL回路２と時定数が大き
いPLL回路３とを組み合わせて入力データに対する追従
性が良い、しかも、安定性があるクロック信号を形成し
てＤ型フリップフロップ回路１に与える。かくして、Ｄ
型フリップフロップ回路１ら復調されたデータを取出
す。

この場合において、Ｄ型フリップフロップ回路１から
出力されたデータがエラーであることを検出すると、第
２のPLL回路３の時定数を小さく変化させて追従させて
いる。

［発明が解決しようとする課題］ しかしながら、アナログPLL回路２及び３を用いた場
合、時定数を小さくしても、急激な変化に追従できるま
での速い応答性を達成することができない。

そこで、時定数が非常に小さく応答性が非常に速いい
わゆるDPLL回路をデータ復調回路に適用することが考え
られる。DPLL回路は、入力データをそのビット周期の整
数分の１の第１のクロック信号でサンプリングし、その
サンプリングデータを第１のクロック信号を分周した第
２のクロック信号で取り込むことでデータを復調すると
共に、サンプリングデータのビット周期に応じて分周比
を直ちに変化させて第２のクロック信号の周期を変えて
応答性を速めているものである。

しかし、DPLL回路は、データのビット周期に応じて第
１のクロック信号に対する分周比を変化させることで急
激な変化に応じられるようにしているため、第２のクロ
ック信号の周期は第１のクロック信号の周期で変化す
る。そのため、復調されたデータは、第１のクロック信
号の±１周期分の範囲で時間軸変動を有することを避け
ることができない。すなわち、DPLL回路は、発生する第
２のクロック信号にジッタ（時間軸変動）をもたせるこ
とで入力データを応答性良く復調させている。

ジッタが問題とならないデータの復調であれば、DPLL
回路を適用することが好ましいが、デジタルオーディオ
信号のように、ジッタが耳障りになる等の弊害を生じさ
せるデータの復調に対しては、DPLL回路は不向きであ
り、そのため、従来では、デジタルオーディオ信号のデ
ータ復調回路には、上述のように、アナログPLL回路を
２段用いた構成が適用されていた。

本発明は、以上の点を考慮してなされたものであり、
DPLL回路の応答性が速いという利点を享受できると共
に、DPLL回路を用いた場合に生じていたジッタ成分によ
る問題を解決したデータ復調回路を提供しようとするも
のである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、入力
データを、その１ビット周期の整数分の１の第１のクロ
ック信号でサンプリングするサンプリング回路と、サン
プリングされたデータを第２のクロック信号で取り込む
データ復調回路本体と、第１のクロック信号を分周して
第２のクロック信号を形成する可変分周回路と、サンプ
リングされたデータのビット周期を監視して、基準周期
より短い場合に可変分周回路に分周比を大きくさせるア
ップ指令信号を出力し、基準周期より長い場合に可変分
周回路に分周比を小さくさせるダウン指令信号を出力す
る分周比制御回路と、クロック周波数制御信号に基づい
て周波数を制御して第１のクロック信号を発生するクロ
ック発生器と、アップ指令信号及びダウン指令信号に基
づいて、入力データの時間軸の変化傾向を検出してクロ
ック周波数制御信号を形成してクロック発生器に与える
クロック周波数制御回路とを備えた。

［作用］ 本発明は、基本的には、クロック発生器が発生した第
１のクロック信号に応じてサンプリング回路が入力デー
タをサンプリングし、第１のクロック信号を可変分周回
路を介して分周して得た第２のクロック信号によってサ
ンプリングされたデータを取り込むことで復調するもの
である。

ここで、分周比制御回路は、サンプリングデータのビ
ット周期を、例えば、第２のクロック信号に対応したパ
ルス信号とサンプリングデータとの位相を比較すること
で監視し、基準周期より短い場合に可変分周回路に分周
比を大きくさせるアップ指令信号を出力し、基準周期よ
り長い場合に可変分周回路に分周比を小さくさせるダウ
ン指令信号を出力して分周比を制御する。すなわち、DP
LL回路を形成させて第２のクロック信号の周期を変化さ
せて入力データの変化に直ちに追従した復調データを出
力させる。

このようにしても、第２のクロック信号の周期を第１
のクロック信号の周期を単位としてしか変化させること
ができず、このままでは、復調データがジッタを有する
ものとなる。そこで、クロック周波数制御回路が、アッ
プ指令信号及びダウン指令信号に基づいて、入力データ
の時間軸の変化傾向を検出してクロック周波数制御信号
を形成してクロック発生器に与え、第１のクロック信号
の周波数をも変化させるようにした。かくして、復調デ
ータにジッタ成分が生じることを防止している。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述す
る。

第１図において、入力データDINは、サンプリング用
のＤ型フリップフロップ回路10に与えられる。このフリ
ップフロップ回路10には、後述する電圧制御型クロック
発振器（VCXO）11から第１のクロック信号CK1が与えら
れる。この実施例の場合、クロック信号CK1は、ジッタ
等を受けていない入力データの正規のビット周期の1/6
の基準周期（後述するようにこの周期は変化する）を有
する。

このようなサンプリングを通じて波形整形されたデジ
タルデータD2は、復調用Ｄ型フリップフロップ回路12の
データ入力端子に与えられる。このフリップフロップ回
路12のクロック入力端子には、後述する可変分周回路13
から第２のクロック信号CK2が与えられ、このクロック
信号CK2によってサンプリングデータD2が取り込まれて
復調されたデータDOUTを取出して、この第２のクロック
信号CK2と共に、次の処理回路に与えられる。

ここで、可変分周回路13は、フリップフロップ回路10
に対する第１のクロック信号CK1を正常時には1/6分周す
るものであり、すなわち、入力データDINのビット周期
を有する第２のクロック信号CK2を形成するものであ
り、分周後のクロック信号CK2のタイミングがサンプリ
ングされたデータの中間部にくるようにするものであ
る。

しかし、入力データDINの周期が変動しているため、
このような単純な第２のクロック信号CK2の形成では正
確に復調できないことが生じる。そこで、入力データDI
Nの変動に応じて第２のクロック信号CK1のタイミングを
可変する構成が設けられている。

第１のクロック信号CK1に同期したフリップフロップ
回路10からのデータD2は、エッジ検出回路14に与えられ
る。このエッジ検出回路14には、クロック発生器11から
の第１のクロック信号CK1も与えられている。エッジ検
出回路14は、このクロック信号CK1の１周期分のパルス
幅を有するエッジ検出信号EDを形成して分周比制御回路
15に与える。

この分周比制御回路15には、可変分周回路13から分周
されたパルス信号PCK2、及び、クロック発生器11から第
１のクロック信号CK1が与えられる。パルス信号PCK2
は、前の検出エッジから第２のクロック信号の基本波形
（第１のクロック信号の６倍の周期を有するデューティ
比50％のパルス）を有するものである。

分周比制御回路15は、パルス信号PCK2とエッジ検出信
号EDとを位相比較し、その位相差に応じてアップ指令信
号UP及びダウン指令信号DWを可変分周回路13に出力す
る。

例えば、エッジ検出信号EDが６クロック周期を維持し
ていた状態から５クロック周期に変化すると、パルス信
号PCK2との位相比較により周期が短くなったことを検出
し、可変分周回路13に分周比を第１のクロック信号CK1
の１周期分だけ大きくするアップ指令信号UPを出力し、
その後も５クロック周期であればその都度アップ指令信
号UPを出力する。また、エッジ検出信号EDが６クロック
周期を維持していた状態から７クロック周期に変化する
と、パルス信号PCK2との位相比較により周期が長くなっ
たことを検出し、可変分周回路13に分周比を第１のクロ
ック信号CK1の１周期分だけ小さくするダウン指令信号D
Wを出力し、その後も７クロック周期であればその都度
ダウン指令信号DWを出力する。

このようにしてフリップフロップ回路10からの出力デ
ータD2に応じた周期の第２のクロック信号CK2を形成し
てデータ復調用Ｄ型フリップフロップ回路12によってデ
ータDOUTを復調させる。

なお、以上までの構成は、いわゆるDPLL回路となって
いる。

しかし、これだけでは、データ復調用Ｄ型フリップフ
ロップ回路12に与えられる第２のクロック信号CK2は、
第１のクロック信号CK1の１周期でしか変化することが
できず、その±１周期までの位相分だけ本来のデータの
位相と異なることが生じる。すなわち、データ復調を通
じてデータDINの論理レベルは正しくは復調されるが、
復調データDOUTの位相は復調処理を通じて入力データDI
Nの位相とは必ずしも一致しないジッタを有するものと
なる。

そこで、このような速い応答性を維持しつつ復調して
もジッタ成分を有しないようにする構成が設けられてい
る。

アップ指令信号UPは、インバータ回路20を介してアン
ド回路21に与えられると共に、オア回路22に直接与えら
れる。他方、ダウン指令信号DWは、アンド回路21及びオ
ア回路22に直接与えられる。アンド回路21からの出力パ
ルス信号APは、３ステートバッファ回路23に入力信号と
して与えられ、オア回路22の出力パルス信号OPは、３ス
テートバッファ回路23に状態制御信号として与えられ
る。なお、アンド回路21からのパルス信号APは、ダウン
指令信号DWと同一波形であって本来無駄な構成のように
みえるが、論理レベルを所定のものとすべくかかる構成
としている。

従って、３ステートバッファ回路23は、アップ指令信
号UP及びダウン指令信号DWが出力されている状態でダウ
ン指令信号DWを出力させ、いずれも出力されていないと
きにハイインピーダンス状態となる。ここで、バッファ
回路23は、そのハイインピーダンス状態レベルより通過
させた論理「Ｌ」レベルを低く、また、通過させた論理
「Ｈ」レベルをハイインピーダンス状態レベルより高く
なるように、しかも、ハイインピーダンス状態レベルに
対して低いレベル及び高いレベルを対称なレベルとする
ようなものに選定されている。

このようにすると、アップ指令信号UPが出力されたと
きにそのパルス幅期間だけハイインピーダンス状態レベ
ルより低いレベルのパルスが出力され、ダウン指令信号
DWが出力されたときにそのパルス幅期間だけハイインピ
ーダンス状態レベルより高いレベルのパルス信号BPが出
力される。

このような出力信号BPは、ハイインピーダンス状態レ
ベル規定用の抵抗回路24を介してローパスフィルタ回路
25に与えられる。

ローパスフィルタ回路25はこれを積分処理し、その出
力信号INTを電圧制御型クロック発振器11に与える。ク
ロック発振器11は、可変容量ダイオード30、インバータ
回路31、水晶振動子32及びコンデンサ33からなり、入力
された電圧レベルINTに応じた周波数を有する第１のク
ロック信号CK1を発生する。すなわち、入力データDINの
時間軸の変動傾向に応じて周波数が変化された第１のク
ロック信号CK1が出力される。

以上の構成において、入力データDINの時間軸が短い
方に移行していったとすると、フリップフロップ回路10
から出力されたサンプリングデータD2は、本来の６クロ
ック周期ではなく５クロック周期のものとなっていき、
アップ指令信号UPが出力されて分周比が大きくされて復
調用の第２のクロック信号CK2が第１のクロック信号CK1
の５クロック周期を有するものとなり、データを正しく
復調する。

このような状態では第２図（Ａ）の前半に示すように
アップ指令信号UPが連続して発生し、アンド回路21及び
オア回路22の出力AP、OPが第２図（Ｃ）及び（Ｄ）の前
半に示すようになるので、バッファ回路23からはアップ
指令期間だけ論理「Ｌ」をとる信号BPが出力される。か
くして、ローパスフィルタ回路25からは基準レベルより
低い電圧信号INTが出力され、第１のクロック信号CK1の
周波数を高くする。

すなわち、入力データDINの時間軸が短くなるに従
い、第１のクロック信号CK1の周期が短くなり、周期が
短くなった入力データDINのビット周期に対して1/6の周
期を有するような第２のクロック信号CK2が発生されて
復調される。このようにして、ジッタ成分を生じさせる
ことを防止している。

時間軸が安定な状態から入力データDINの時間軸が長
くなると、フリップフロップ回路10から出力されたサン
プリングデータD2は、６クロック周期ではなく７クロッ
ク周期のものとなっていき、ダウン指令信号DWが出力さ
れて分周比が小さくされて復調用の第２のクロック信号
CK2が第１のクロック信号CK1の７クロック周期を有する
ものとなって位相を除きデータが正しく復調される。

このような状態では第２図（Ｂ）の後半に示すように
ダウン指令信号DWが連続して発生し、アンド回路21及び
オア回路22の出力AP、OPが第２図（Ｃ）及び（Ｄ）の後
半に示すようになるので、バッファ回路23からはダウン
指令期間だけ論理「Ｈ」をとる信号BPが出力される。か
くして、ローパスフィルタ回路25からは基準レベルより
高い電圧信号INTが出力され、第１のクロック信号CK1の
周波数を低くする。

すなわち、入力データDINの時間軸が長くなるに従
い、クロック信号CK1の周期が長くなり、周期が長くな
った入力データDINに対して1/6の周期を有するような第
２のクロック信号CK2が発生される。このようにして、
ジッタをも生じさせることを防止している。

従って、上述の実施例によれば、分周比を可変して入
力データの時間軸変動に直ちに応答することができると
共に、分周比のアップ傾向又はダウン傾向を捕えて第１
のクロック信号の周波数自体をも制御するようにしたの
で、応答性良く、しかもジッタ成分を生じさせることな
くデータ復調を行なうことができるようになる。

なお、本発明は、ジッタが問題となるデジタルオーデ
ィオ信号の復調回路に適用して特に好適なものである
が、各種のデータ復調回路に適用することができる。

また、電圧制御型クロック発振器の構成は、実施例に
示すものに限定されない。

［発明の効果］ 以上のように、本発明によれば、DPLL回路を用いると
共に、そのアップ指令信号及びダウン指令信号の発生傾
向に基づいて第１のクロック信号の周波数をも変化させ
るようにしたので、DPLL回路を用いた場合の応答性の利
点を維持しつつ、復調データがジッタ成分を有すること
を防止することができる優れたデータ復調回路を得るこ
とができる。

【図面の簡単な説明】

第１図は本発明によるデータ復調回路の一実施例を示す
ブロック図、第２図はそのクロック周波数の制御構成の
各部タイミングチャート、第３図は従来回路を示すブロ
ック図である。 10……サンプリング用Ｄ型フリップフロップ回路、11…
…電圧制御型クロック発振器、12……データ復調用Ｄ型
フリップフロップ回路、13……可変分周回路、14……エ
ッジ検出回路、15……分周比制御回路、20……インバー
タ回路、21……アンド回路、22……オア回路、23……３
ステートバッファ回路、25……ローパスフィルタ回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力データを、その１ビット周期の整数分
   の１の第１のクロック信号でサンプリングするサンプリ
   ング回路と、 サンプリングされたデータを第２のクロック信号で取り
   込むデータ復調回路本体と、 第１のクロック信号を分周して第２のクロック信号を形
   成する可変分周回路と、 サンプリングされたデータのビット周期を監視して、基
   準周期より短い場合に上記可変分周回路に分周比を大き
   くさせるアップ指令信号を出力し、基準周期より長い場
   合に上記可変分周回路に分周比を小さくさせるダウン指
   令信号を出力する分周比制御回路と、 クロック周波数制御信号に基づいて周波数を制御して上
   記第１のクロック信号を発生するクロック発生器と、 上記アップ指令信号及び上記ダウン指令信号に基づい
   て、上記入力データの時間軸の変化傾向を検出して上記
   クロック周波数制御信号を形成して上記クロック発生器
   に与えるクロック周波数制御回路とを備えたことを特徴
   とするデータ復調回路。