JPH0256134A - クロック再生方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バースト信号伝送技術における高速な同期引
き込みを実現し、かつ高信頼のデータ伝送を実現するた
めのディジタル位相同期ループを用いたクロック再生方
式に関するものである。

〔従来の技術〕

バーストモードで通信するシステムにおいては、復調を
行なうための基準クロックの再生を必要とし、該クロッ
ク再生の方式としてディジタル位相同期ループ（以下ｒ
ＤＰＬＬＪともいう）が良く使用される。

第７図は従来例のディジタル位相同期ループのシステム
構成図を示しており、５１は位相比較器、５２はループ
フィルタ、５３はディジタル電圧制御発振器（以下「デ
ィノタルＶＣＯＪともいう　）を表わしている。

同図に示されるごとく、ＤＰＬＬを用いたりロック再生
方式では、クロック再生回路は入力信号ａと再生クロッ
クｂとの位相比較を行なう位相比較器５１、ＤＰＬＬの
同期特性、定常特性を決定するディジタルＶＣＯ５３お
よびループフィルタ５２から構成されている。

第８図は従来例のディジタル位相同期ループの回路構成
ブロック図を示しており、５４は２値量子化位相比較器
、５５はアップダウンカウンタ、５６は分周器、５７は
パルス除去付加器、５８は固定周波数発振器を表わして
いる。

同図に示す従来例においては、ＤＰＬＬとして２値量子
化位相比較器５４、アップダウンカウンタ５５、分周器
５６、パルス除去付加器５７および固定周波数発振器５
８から構成される２値量子化ＤＰＬＬを使用し、ループ
フィルタ５２としてアップダウンカウンタ５５を、ディ
ジタルＶＣＯ５３として分局器５６、パルス除去付加器
５７および固定周波数発振器５８を用いた例である。

また本例では、クロック再生は、次のようにして行なわ
れる。

２値量子化位相比較器５４は入力信号ａと再生クロック
ｂとの位相を比較し、進み（１）、遅れ（−１）の信号
を出力する。アップダウンカウンタ５５は１、−１をカ
ウントし、カウント数が設定値子Ｎ、−Ｎと一致すると
、進み遅れをパルス除去付加器５７に知らせる。パルス
除去付加器５７は進み、遅れに対応してＭビットパルス
（以下、単にｒＭＪともいう）の付加、除去を行なう。

従って、設定値Ｎ　（以下、単にｒＮＪとも−）う）が
小さいほどパルス除去付加器５７は位相差に対して敏感
に動作し、Ｍが大きいほど位相差に対する１回の補正量
が大きくなるので、高速な同期引き込みに適している。

逆に、Ｎが大きくＭが小さいと、雑音による２値量子化
位相比較器５４の誤すがパルス除去付加器５７に与える
影響が少なく、同期精度がよくなるので高安定なりロッ
ク再生に適している。

〔発明が解決しようとする課題〕

バーストモードの信号伝送において、誤りが少ない復調
を行なうためには、高精度かつ高安定な再生クロックが
必要であり、ディジタルＶＣＯ５３およ１ループフイル
タ５２の動作を規定する動作パラメータ　（以下、単に
［定数Ｊともいう）を高安定、かつ高精度なりロックを
再生し得る定数に設定することが望まれる。

しかしながら、この定常特性を重視して、上記定数の設
定を行なうと、逆にバースト同期特性が劣化し、同期引
き込みが遅くなるため、例えば、バースト信号中のクロ
ック同期用に挿入されるプリアンプル信号などを長くす
る必要が生じ、バースト伝送効率が低下する欠点が生じ
る。特に、信号長の短いバースト信号伝送においては、
重要な問題となる。

本発明は、上記問題点に鑑みなされたものであり、従来
相反する関係にあった高速な同期引き込み特性と高精度
な定常特性との両立を図り得るクロック再生方式を提供
することを目的とする。

〔課題を解決するための手段〕

本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は、バースト信号の復調を行なうため
のクロック再生方式において、バースト信号と再生クロ
ック信号との位相比較を行なう位相比較手段と、該位相
比較手段の出力に対してフィルタ作用を施すループフィ
ルタ手段と、該ループフィルタ手段の出力により制御さ
れる電圧制御発振手段とを有するディジタル位相同期ル
ープなるＤＰＬＬを使用する場合に、該ＤＰＬＬに付設
して、バースト信号なる入力信号を検出する手段と、該
検出手段の出力により、ＤＰＬＬ中のループフィルタ手
段および電圧制御発振手段のうち少なくとも一方の手段
の動作パラメータを制御する手段とを設けたクロック再
生方式である。

〔作　用〕

第１図は、本発明の原理説明のためのシステム構成ブロ
ック図であり、１は従来のＤＰＬＬの構成部分、２は位
相比較器、３はループフィルタ、４は電圧制御発振手段
なるディジタル■Ｃｏ、５は検出器、６は制御回路を表
わしている。

すなわち、本発明は従来のＤＰＬＬの構成部分１に、７
レ一ム同期信号、プリアンプル、受信レベルもしくは再
生クロックの位相差等を検出する検出器５、ディジタル
ＶＣＯ４およびループフィルタ３の動作パラメータを制
御する制御回路５を付加し、再生クロックの位相差が設
定値より小さい場合や、フレーム同期信号を検出した場
合や、プリアンプル信号を検出した場合や、受信レベル
が設定値より大きい場合などの条件を満たしたときに、
ＤＰＬＬの定数を切り換え、該ＤＰＬＬの特性を変化さ
せる。

〔実施例〕

第２図は、本発明の第一の実施例を示すクロック再生方
式の回路構成ブロック図であり、７は２値量子化位相比
較器（以下、単に「位相比較器」ともいう）、８はアッ
プグランカウンタ、９は分周器、１０はパルス除去付加
器、１１は固定周波数発振器（以下、単に「周波数発振
器」ともいう）、１２はフレーム検出器、１３は制御回
路を表わしている。

本実施例では、ＤＰＬＬとして、２値量子化位相比較器
７、アップグランカウンタ８、分周器９、パルス除去付
加器１０、固定周波数発振器１１から構成される２値量
子化ＤＰＬＬを用いており、ループフィルタ３としてア
ップグランカウンタ８を、ディジタルＶＣＯ４として分
周器９、パルス除去付加器１０および固定周波数発振器
１１を用いている。

本発明の実施例のクロック再生回路は、該ＤＰＬＬの他
に入力信号のフレーム同期信号を検出する７レーム検出
器１２と、ＤＰＬＬ中のアップグランカウンタ８および
パルス除去付加器１０の定数を制御する制御回路１３と
を具備している。

クロック再生は、次のよう１こして行なわれる。

２値量子化位相比較器７は入力信号ａと再生クロックｂ
との位相を比較し、進み（１）、遅れ（−１）の信号を
出力する。アップグランカウンタ８は１、−１をカウン
トし、カウント数が設定値子Ｎ、−Ｎと一致すると、進
み、遅れをパルス除去付加器１０に知らせる。

パルス除去付加器１０は、進み、遅れに対応してＭビッ
トパルスの付加、除去を行なう。Ｎが小さいほどパルス
除去付加器１０は位相差に対して敏感に動作し、Ｍが大
きいほど位相差に対する１回の補正量が大きくなるので
、高速な同期引き込みに適している。

逆に、Ｎが大きくＭが小さいと、雑音による位相比較器
７の誤すがパルス除去付加器１０に与える影響が少なく
、同期精度がよくなるので高安定かつ高精度なりロック
再生に適している。

上記の特徴を生かして、ディジタルＶＣＯ４お上ゾルー
プフィルタ３の制御を行なう。

すなわち、同期引き込み時には、ディジタルＶＣＯ４お
よびループフィルタ３の定数を高速同期引き込み用に設
定し、短いプリアンプルで高速にクロック同期に引き込
む。

また、７レーム検出器１２がデータの始まりを示す７レ
一ム同期信号を検出すると、ディジタルＶＣＯ４および
ループフィルタ３の定数を高安定、高精度用の定数に切
り換える。

これにより、データ部分の復調に用いる再生クロックは
高安定かつ高精度となるので誤りの少ない復調ができる
。

このように、高速なバースト同期引き込みが可能であり
、かつデータの復調に際しては、高安定なりロックを用
いることができるので、高効率でかつ高信頼なバースト
データ伝送が実現できる。

なお、ディジタルＶＣＯ４およびループフィルタ３の両
方の動作パラメータを制御する必要はなく、片方のみの
制御でも同様の高速クロック再生が行なえる。

また、アップダウンカウンタ８の制御は２値で行なって
いるが、多値で制御する方式もある。

さらに、ディジタルＶ　Ｃ，０４の制御はパルス除去付
加の他に、分局器９の分周比、周波数発振器１１の周波
数を制御する方式があるが、同様に高速クロック再生を
行なうことができる。

第３図は第２図に示す第一の実施例の動作説明のための
７０−チャートであり、同図（ａ）に示すクロック再生
７０−１は高速同期引き込み時の動作フローチャートを
表わし、同図（ｂ）に示すクロック再生フロー２は高安
定かつ高精度のクロ／り再生時の動作フローチャートを
表わしている。

ステップ２０の初期状態では、動作パラメータなるＭ、
Ｎは、高速同期引き込み用パラメータとなるごとく設定
されており、ステップ２１で入力信号中の７ン一ム同期
信号の検出を行なう。

入力信号中の７レ一ム同期信号が検出できない場合は、
ステップ２２に移行し、高速同期引か込みのためのクロ
ック再生７０−１に入る。

ステップ２２では、入力信号と再生クロックとの位相関
係を比較し、再生クロックの位相が遅れている場合は、
ステップ２３に移行し、アップダウンカウンタ　（図で
はｒＵ／Ｄカウンタ」と称す）を（−１）の分カウント
グウンさせる。

ステップ２４では、アップグラン力ワンタのカウント値
が、設定値−Ｎに至ったかどうかが判定され、設定値−
Ｎになった場合には、ステップ２６に移行し、パルス除
去付加器にＭビットパルスを付加し、再生クロックの位
相を進める。

ステップ２２において、再生クロックの位相が入力信号
より進んでいると判定された場合は、ステップ２７に移
行し、ステップ２８からステップ３０までの処理手順で
もって、再生クロックの位相を遅らせる。

また、ステップ２１で入力信号中のフレーム同期信号が
検出された場合には、クロック再生７０−２に示すステ
ップ３１に移行し、動作パラメータなるＭＳＮが高安定
かつ高精度のクロック再生を可能とする動作パラメータ
Ｍ’　、Ｎ’に変更される。

ステップ３２においては、入力信号と再生クロックの位
相関係が比較され、再生クロックの位相が遅れている場
合は、ステップ３３からステップ３６＊での手順で再生
クロックの位相を進め、再生クロックの位相が入力信号
に対して進んでいる場合にはステップ３７からステップ
４０までの手順で再生クロックの位相を遅らせる。

第４図は本発明の第二の実施例を示すクロック再生方式
の回路構成ブロック図であり、１４はプリアンプル検出
器を表わしており、他の符号については、第２図と同様
である。

本実施例では、ＤＰＬＬとして、２値量子化位相比較器
７、アップダウンカウンタ８、分周器９、パルス除去付
加器１０、固定周波数発振器１１から構成される２値量
子化ＤＰＬＬを用いており、ループフィルタ３としてア
ップダウンカウンタ８を、テ゛イノタルＶＣＯ４として
分周器９、パルス除去付加器１０および固定周波数発振
器１１を用いている。

本発明の実施例のクロ？り再生回路は、該ＤＰＬＬの他
に、入力信号のプリアンブル信号を検出するプリアンプ
ル検出器１４と、ＤＰＬＬ中の７ツプグウンカウンタ８
およびパルス除去付加器１０の定数を制御する制御回路
１３とを具備している。

クロック再生は、次のようにして行なわれる。

２値量子化位相比較器７は入力信号ａと再生クロックｂ
との位相を比較し、進み（１）、遅れ（−１）の信号を
出力する。アップダウンカウンタ８は１、−１をカウン
トし、カウント数が設定値十Ｎ、−Ｎと一致すると、進
み、遅れをパルス除去付加器１０に知らせる。

パルス除去付加器１０は、進み、遅れに対応してＭビッ
トパルスの付加、除去を行なう。Ｎが小さいほどパルス
除去付加器１０は位相差に対して敏感に動作し、Ｍが大
きいほど位相差に対する１回の補正量が大きくなるので
、高速な同期引き込みに適している。

逆に、Ｎが大きくＭが小さいと、雑音による位相比較器
７の誤りがパルス除去付加器１０に与える影響が少なく
、同期精度がよくなるので高安定かつ高精度なりロック
再生に適している。

上記の特徴を生かして、ディジタルＶＣＯ４およびルー
プフィルタ３の制御を行なう。

すなわち、同期引き込み時には、ディジタルＶＣＯ４お
よびループフィルタ３の定数を高速同期引き込み用に設
定し、短いプリアンプルで高速にクロック同期に引き込
む。

また、プリアンプル検出器１４がプリアンプル信号を検
出すると、ディジタルＶＣＯ４およびループフィルタ３
の定数を高安定、高精度用の定数に切り換える。

これにより、データ部分の復調に用いる再生クロックは
高安定かつ高精度となるので誤りの少ない復調ができる
。

このように、高速なバースト同期引き込みが可能であり
、かつデータの復調に際しては、高安定なりロックを用
いることができるので、高効率でかつ高信頼なバースト
データ伝送が実現できる。

なお、ディジタルＶＣＯ４およびループフィルタ３の両
方の動作パラメータを制御する必要はなく、片方のみの
制御でも同様の高速クロック再生が行なえる。また、ア
ップダウンカウンタ８の制御は２値で行なっているが、
多値で制御する方式もある。

さらに、ディジタルＶＣＯ４の制御はパルス除去付加の
他に、分周器９の分周比、周波数発振器１１の周波数を
制御する方式があるが、同様に高速クロック再生を行な
うことができる。

第５図は本発明の第三の実施例を示すクロック再生方式
の回路構成ブロック図であり、１５は受信レベル検出器
を表わしており、他の符号については、第２図と同様で
ある。

本実施例では、ＤＰＬＬとして、２値量子化位相比較器
７、アップダウンカウンタ８、分周器９、パルス除去付
加器１０、固定周波数発振器１１から構成される２値量
子化ＤＰＬＬを用いており、ループフィルタ３としてア
ップダウンカウンタ８を、ディジタルＶＣＯ４として分
周器９、パルス除去付加器１０および固定周波数発振器
１１を用いている。

本発明の実施例のタロツク再生回路は、該ＤＰＬＬの他
に、受信信号のレベルを検出する受信レベル検出器１５
と、ＤＰＬＬ中の７ツプグウンカウンタ８およびパルス
除去付加器１ｏの定数を制御する制御回路１３とを具備
している。

クロック再生は、次のようにして行なわれる。

２値量子化位相比較器７は入力信号ａと再生クロックｂ
との位相を比較し、進み（１）、遅れ（−１）の信号を
出力する。アップダウンカウンタ８は１、−１をカウン
トし、カウント数が設定植土Ｎ、−Ｎと一致すると、進
み、遅れをパルス除去付加器１０に知らせる。

パルス除去付加器１０は、進み、遅れに対応してＭビッ
トパルスの付加、除去を行なう。Ｎが小さいほどパルス
除去付加器１０は位相差に対して敏感に動作し、Ｍが大
きいほど位相差に対する１回の補正量が大きくなるので
、高速な同期引き込みに適している。

逆に、Ｎが大きくＭが小さいと、雑音による位相比較器
７の誤りがパルス除去付加器１０に与える影響が少なく
、同期精度がよくなるので高安定かつ高精度なりロック
再生に適している。

上記の特徴を生がして、ディジタルＶＣＯ４およびルー
プフィルタ３の制御を行なう。

すなわち、同期引き込み時には、ディジタルＶＣＯ４お
よびループフィルタ３の定数を高速同期引き込み用に設
定し、短いプリアンプルで高速にクロック同期に引き込
む。

また、受信レベル検出器１５で検出した受信レベルがあ
らかじめ設定した値を越えると、ディジタルＶＣＯ４お
よびループフィルタ３の定数を高安定、高精度用の定数
に切り換える。これにより、データ部分の復調に用いる
再生クロックは高安定かつ高精度となるので誤りの少な
い復調ができる。

このように、高速なバースト同期引き込みが可能であり
、かつデータの復調に際しては、高安定なりロックを用
いることができるので、高効率でかつ高信頼なバースト
データ伝送が実現できる。

なお、ディジタルＶＣＯ４およびループフィルタ３の両
方の動作パラメータを制御する必要はなく、片方のみの
制御でも同様の高速クロック再生が行なえる。また、ア
ップダウンカウンタ８の制御は２値で行なっているが、
多値で制御する方式もある。

さらに、ディジタルＶＣＯ４の制御はパルス除去付加の
他に、分局器９の分周比、周波数発振器１１の周波数を
制御する方式があるが、同様に高速クロック再生を行な
うことができる。

第６図は本発明の第四の実施例を示すクロック再生方式
の回路構成ブロック図であり、１６は位相差検出器を表
わしており、他の符号については、第２図と同様である
。

本実施例では、ＤＰＬＬとして、・２値量子化位相比較
器７、アップダウンカウンタ８、分周器９、パルス除去
付加器１０、固定周波数発振器１１から構成される２値
量子化ＤＰＬＬを用いており、ループフィルタ３として
アップダウン力ワンタ８を、ディジタルＶＣＯ４として
分周器９、パルス除去付加器１０および固定周波数発振
器１１を用いている。

本発明の実施例のクロック再生回路は、該ＤＰＬＬの他
に、入力信号と再生クロックの位相差を検出する位相差
検出器１６と、ＤＰＬＬ由のアップダウンカウンタ８お
よびパルス除去付加器１０の定数ビ制御する制御回路１
３とを具備している。

クロック再生は、次のようにして行なわれる。

２値量子化位相比較器７は入力信号ａと再生クロ？りｂ
との位相を比較し、進み（１）、遅れ（−１）の信号を
出力する。アップダウンカウンタ８は１、−１をカウン
トし、カウント数が設定植土Ｎ、−Ｎと一致すると、進
み、遅れをパルス除去付加器１０に知らせる。

パルス除去付加器１０は、進み、遅れに対応してＭビッ
トパルスの付加、除去を行なう６Ｎが小さいほどパルス
除去付加器１０は位相差に対して敏感に動作し、Ｍが大
きいほど位相差に対する１回の補ＪＩＥ量が大きくなる
ので、高速な同期引き込みに適しでいる。

逆に、Ｎが大きくＭが小さいと、雑音による位相比較器
７の誤りがパルス除去付加器１０に与える影響が少なく
、同期精度がよくなるので高安定かつ高精度なりロック
再生に適している。

上記の特徴を生かして、ディジタルＶＣＯ４およびルー
プフィルタ３の制御を行なう。

すなわち、同期引き込み時には、ディジタルＶＣＯ４お
よびループフィルタ３の定数を高速同期引き込み用に設
定し、短いプリアンプルで高速にクロγり同期に引き込
む。

また、位相差検出器７で検出された位相差が設定値より
小さくなると、ディジタルＶＣＯ４およびループフィル
タ３の定数を高安定、高精度用の定数に切り換える。

これにより、データ部分の復調に用いる再生クロックは
高安定かつ高精度となるのでＭ’）の少ない復調ができ
る。

このように、高速なバースト同期引き込みが可能であり
、かつデータの復調に際しでは、高安定なりロックを用
いることができるので、高効率でかつ高信頼なバースト
データ伝送が実現できる。

なお、ディジタルＶＣＯ４およびループフィルタ３の両
方の動作パラメータを制御する必要はなく、片方のみの
Ｉ１７　ａｊでも同様の高速クロ７り再生が行なえる。

また、７ツブグウンカウンタ８の制御は２値で行なって
いるが、多値で制御する方式もある。

さらに、ディジタルＶＣＯ４の制御はパルス除去付加の
他に、分周器９の分周比、周波数発振器１１の周波数を
制御する方式があるが、同様に高速クロック再生を行な
うことができる。

〔発明の効果〕

以上説明したごとく、本発明によれば、同期引き込み時
には高速なバースト同期引き込みが可能であり、データ
復調時には高安定かつ高精度にクロックを再生し得るの
で、高効率でかつ高信頼性を有するバースト信号伝送が
実現できる。

【図面の簡単な説明】

第１図は本発明の原理説明のためのシステムＭＩｌ成ブ
ロック図、第２図は本発明の第一の実施例を示すクロッ
ク再生方式の回路構成ブロック図、第３図は第２図に示
す第一の実施例の動作説明のだめの７０−チャート、第
４図は本発明の第二の実施例を示すクロック再生方式の
回路構成ブロック図、第５図は本発明の第三の実施例を
示すクロック再生方式の回路構成ブロック図、第６図は
本発明の第四の実施例を示すクロック再生方式の回路構
成ブロック図、第７図は従来例のディジタル位相同期ル
ープのシステム構成図、第８図は従来例のディジタル位
相同期ループの回路構成ブロック図である。 １　・・・・・・従来のＤＰＬＬの構成部分、　　２・
・・・・・位相比較器、　　　　３　・・・・・・ルー
プフィルタ、　　　　４　・・・・・・ディジタルＶＣ
Ｏ。 ５　・・・・・・検出器、　　　　　６　・・・・・・
制御回路、７　・・・・・・　２値量子化位相比較器、
　　　　８　・・・・・・　アップグランカウンタ、　
　　９　・・・・・・分周器、　　　　１０　・・・・
・・パルス除去付加器、１１　・・・・・・固定周波数
発振器、　　　　１２　・・・・・・　７レーム検出器
、　　　　１３　・・・・・・制御回路、　　　１４　
・・・・・・プリアンプル検出器、１５　・・・・・・
受信レベル検出器、　　　　１６　・・・・・・位相差
検出器、　　　　２０〜４０　・・・・・・　７０−チ
ャート上の各ステップ 代理人　弁理士　本　　間　　　　　崇（ａ） 算　１　図 第　２　図 第３凶（イの／〕 （ｂ） 第３　医Ｃその２） 第 圀 惨 図 募 回 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 バースト信号の復調を行なうためのクロック再生方式に
   おいて、バースト信号と再生クロック信号との位相比較
   を行なう位相比較手段と、該位相比較手段の出力に対し
   てフィルタ作用を施すループフィルタ手段と、該ループ
   フィルタ手段の出力により制御される電圧制御発振手段
   とを有するディジタル位相同期ループなるＤＰＬＬを使
   用する場合に、 該ＤＰＬＬに付設して、バースト信号なる入力信号を検
   出する手段と、該検出手段の出力により、ＤＰＬＬ中の
   ループフィルタ手段および電圧制御発振手段のうち少な
   くとも一方の手段の動作パラメータを制御する手段とを
   設けたことを特徴とするクロック再生方式。