KR100234824B1 - 반도체 장치 - Google Patents

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KR100234824B1
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림티암벵
차이타이총
야마가이마사즈미
안조이찌로
아리따쥰이찌
쯔보사끼구니히로
이찌따니마사히로
다빈에드워드
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윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

반도체장치에 관한 것으로써, 반도체장치의 공극과 균열의 발생을 방지하기 위해, 패케이지된 반도체장치는 반도체칩(1), 전기적절연막(4)를 개재시켜서 그 칩의 상부에 형성된 리이드(3) 및 칩, 리이드의 내부리이드부(3A)를 봉하는 패케이지재(2)를 갖고 있으며, 절연막의 면적은 그 절연막의 패케이지재 및 칩에 대한 접착력을 증대하기 위해 내부리이드의 일부에 의해서 피복되지 않은 주변부를 부여하는 면적으로 되어 있고, 또 그 절연막의 두께는 주위온도의 변동이 있었을때 패케이지된 반도체장치내에 발생할 가능성이 있는 응력을 흡수하기 위해 실질적으로 80~200μm의 범위에 있는 두께로 되어 있으며, 절연막과 반도체칩 사이에는 주위온도의 변동이 있었을때 패케이지된 반도체장치내에 발생할 가능성이 있는 응력을 흡수하기 위한 응력흡수막(20)이 형성되어도 좋다.
이러한 반도체장치를 이용하는 것에 의해, 균열과 공극이 방지되므로 반도체장치의 신뢰성이 향상된다.

Description

반도체장치
제1도는 종래의 반도체장치에 있어서의 문제점을 공극과 함께 설명하기위한 도면.
제2도는 종래의 반도체장치에 있어서의 문제점을 균열과 함께 설명하기 위한 도면.
제3도는 종래의 반도체장치에 있어서의 문제점을 공극과 함께 설명하기 위한 도면.
제4도는 본 발명의 1실시예에 의한 DRAM을 포함하는 패케이지된 반도체장치의 부분단면사시도.
제5도는 제4도의 장치의 평면도.
제6도는 제4도의 VI－VI선으로 자른 단면도.
제7도는 본 발명의 1실시예에 의한 DRAM칩에 있어서의 레이아웃도.
제8도는 제4도에 도시한 반도체칩, 절연막, 리이드프레임의 관계를 도시한 조립전개도.
제9도는 제4도에 도시한 절연막과 리이드프레임의 치수관계를 도시한 일부평면도.
제10도는 제4도에 도시한 본딩와이어, 절연막, 리이드프레임의 위치관계를 도시한 일부단면도.
제11도는 제10도의 일부확대도.
제12도는 본 발명의 1실시예에 의한 반도체칩의 주표면상에 마련된 응력흡수막을 설명하기 위한 도면.
본 발명은 반도체장치에 관한 것으로서, 특히 대규모 집적회로의 LOC(Le ad On Chip)구조의 패케이지에 적용해서 유효한 기술에 관한 것이다.
종래, 반도체칩을 보호하기 위해 수지로 반도체칩을 몰드해서 봉지하고 있다. 이 봉지를 실행하기 전에 반도체칩상에 리이드를 위치결정하고 부착하기 위해서 몇가지 방법이 사용되고 있다.
예를 들면, 중앙에 탭을 구비한 리이드프레임을 사용하는 경우에는 반도체칩은 봉입전에 그 탭상에 부착된다. 이 종래기술에서는 반도체칩의 주위 근방에 있는 전극패드를 그것에 대응하는 내부리이드에 본딩와이어에 의해 접속하는 방법이 알려져 있다.
종래기술에 의한 반도체패케이지의 공통 문제는 금속 리이드프레임의 리이드선의 출구로 되는 금형의 분리선(parting lines)을 따라서 균열을 일으키는 것이었다.
또, 다른 문제는 외부에서 반도체칩으로 금속리이드선을 따라 환경중의 오염원이 침입하는 경로가 비교적 짧다는 것이다.
또한, 다른 문제는 내부리이드를 반도체칩의 전극패드에 접속하기 위해 필요한 본딩와이어를 교차시킬 수 없다는 것이었다.
그래서, 상기 교차시킬 수 없다는 문제를 해소하기 위해서, 반도체칩의 회로형성면상에 여러개의 리이드의 내부리이드부가 상기 반도체칩과 절연테이프 또는 절연막을 개재시켜 접착제에 의해 접착되고, 상기 내부리이드부와 반도체칩이 본딩와이어에 의해 전기적으로 접속되고, 몰드수지에 의해 봉지된 반도체장치에 있어서 상기 반도체칩의 회로형성면의 긴쪽방향의 중심선 근방에 공용 내부리이드부(버스바 내부리이드)가 마련된 반도체장치가 제안되어 있다(예를 들면, 1990년 10월 1일 공개된 일본국 특허공개공보 평성 2－246125호 참조).
그러나, 본 발명자들의 실험 및 연구의 결과, 종래의 반도체장치에서는 제1 도에 도시한 바와 같이 반도체칩(1)의 회로형성면(주표면)상에 여러개의 내부리이드부(3A)가 상기 반도체칩(1)과 절연테이프(4)를 개재시켜 접착제에 의해 접착되어 있지만, 이 절연테이프(4)의 설계에 따른 작업의 정밀도에 의해 절연테이프(4)가 공용 내부리이드부(3A2)와 반도체칩(1)에 가해지는 열압착력의 영향을 받는 범위의 길이와 동일하거나 또는 그것보다 내측에 위치할 정도의 절연테이프(4)의 치수에서는 제2도에 도시된 바와 같이 온도사이클시에 발생하는 응력이 절연테이프(4) 및 공용 내부리이드부(3A2)와 봉지수지(2A)의 경계면에 간극을 발생시키도록 작용해서 공용 내부리이드부(3A2)의 모서리부(角部)에 응력이 집중하는 결과, 봉지수지(2A)에 균열CK를 발생시키거나 또 내부리이드부(3A1)과 반도체칩(1) 사이의 좁은 공간에 공극(보이드)BD(제1도)이 발생하므로, 반도체장치의 신뢰성을 저하시키는 것이 판명되었다.
이들 사실은 반도체장치를 SAT(Scanning Acoustic Tomography)장치 또는 단면관찰에 의해 관찰되었다.
또, 제3도에 도시된 바와 같이 상기 열압착력의 영향을 받는 범위의 길이보다 외측에 위치할 정도로 길게 돌출한 절연테이프(4)의 치수에서는 절연테이프(4)의 상기 접착용 열압력의 영향을 받지 않는 부분에 공극BD가 발생하기 때문에, 반도체장치의 신뢰성을 저하시킨다는 것도 본 발명자에 의해 명확하게 되었다.
또, 종래의 반도체장치에서는 반도체칩(1)의 회로형성면(주표면)상에 여러개의 리이드의 내부리이드부가 절연막(4)를 개재시켜 접착제에 의해 접착되어 있지만, 이 절연막(4)의 두께가 너무 크면 온도사이클에 의한 응력이 커져 봉지수지에 균열을 발생시키고, 또 절연막(4)의 두께가 너무 작으면 칩－리이드간 정전용량이 너무 크게 되는 것이 판명되었다. 또한, 반도체칩으로의 외부로부터의 응력적인 영향이 크게 되어 최악의 경우에는 반도체칩에 균열을 발생시킨다는 것이 판명되었다.
또, 종래의 LOC구조의 패케이지의 반도체장치에서는 상술한 바와 같이 반도체칩의 회로형성면(주표면)상에 여러개의 리이드의 내부리이드부가 절연막(4)를 개재시켜 접착제에 의해 접착되어 있으므로, 이 절연막과 반도체칩의 실리콘 사이의 열팽창계수차에 기인하는 응력에 의해서, 반도체칩의 주표면을 손상시키거나 최악의 경우에는 반도체칩에 균열을 발생시킨다는 것도 판명되었다.
본 발명의 하나의 목적은 반도체장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 적절한 칩－리이드간 정전용량을 얻을 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체칩의 표면에 균열이 발생하는 것을 방지할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 봉지수지중의 필러(첨가제)에 의한 회로의 손상을 방지할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 외부로부터의 α선을 차폐(소프트에러방지)할 수 있는 기술을 제공하는 것이다.
본 발명의 1측면에 따르면, 패케이지된 반도체장치는 반도체칩, 전기적 절연막을 개재시켜 그 칩의 상부에 형성된 리이드 및 칩과 리이드의 내부리이드부를 봉지하는 패케이지재를 갖고 있다. 절연막의 면적은 그 절연막의 패케이지재 및 칩에 대한 접착력을 증대시키기 위해서, 내부리이드부의 일부에 의해 덮여지지 않는 주변부를 부여하는 면적으로 되어 있다. 또, 그 절연막의 두께는 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에 발생할 가능성이 있는 응력을 흡수하기 위해서, 실질적으로 80㎛~200㎛의 범위에 있는 두께로 되어 있다.
본 발명의 다른 측면에 따르면, 상기 패케이지된 반도체장치에 있어서 절연막과 반도체칩 사이에 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에 발생할 가능성이 있는 응력을 흡수하기 위한 응력흡수막이 형성된다.
이하, 본 발명의 실시예를 첨부 도면을 사용해서 상세하게 설명한다.
실시예를 설명하기 위한 모든 도면에 있어서 동일기능을 갖는 것에는 동일부호를 붙이고 그 반복적인 설명은 생략한다.
본 발명의 실시예인 DRAM을 포함하는 칩을 봉지한 수지봉지형 반도체장치(패케이지된 반도체장치)를 제4도(부분단면 사시도), 제5도(평면도) 및 제6도(제5도의 VI－VI선으로 절단한 단면도)에 도시한다.
제4도, 제5도 및 제6도에 도시한 바와 같이, DRAM칩(반도체칩)(1)은 대략 사각형이고, SOJ(Small Out－line J－bend)형의 수지봉지형 패케이지(2)에 의해 봉지되어 있다. DRAM칩(1)은 16Mbit 1bit)의 대용량으로 구성되고, 15.58㎜×8.15㎜의 평면 장방형상으로 구성되어 있다. 이 DRAM칩(1)은 400mil폭의 수지봉지형 패케이지(2)에 봉지된다.
본 실시예의 DRAM칩(1)의 소자레이아웃 및 본딩패드BP는 제7도(레이아웃평면도)에 도시한 바와 같은 배치구성으로 되어 있다. 즉, 칩(1)의 표면의 대략 전역에 메모리어레이MA가 배치되어 있다. 본 실시예의 DRAM은 이것에 한정되지 않지만, 4개로 분할된 메모리셀어레이 블록(11A)~(11D)를 갖고 있다. 상기 제7도중 칩(1)의 상측에 2개의 메모리셀어레이 블럭(11A), (11B)가 배치되고, 하측에 2개의 메모리셀어레이 블럭(11C),(11D)가 배치되어 있다. 이 4개로 분할된 메모리셀어레이 블럭(11A)~(11D)의 각각은 또 16개의 메모리셀어레이MA로 세분화되어 있다. 즉, DRAM칩(1)은 64개의 메모리셀어레이MA를 포함한다. 이 64개로 세분화된 1개의 메모리셀어레이MA는 256Kbit의 용량을 갖고 있다.
상기 DRAM칩(1)의 64개로 세분화된 것중의 서로 인접하는 2개의 메모리셀어레이MA 사이에는 각각 센스앰프회로SA가 배치되어 있다. 센스앰프회로SA는 상보형 MOSFET(CMOS)로 구성되어 있다. 메모리셀어레이 블럭(11A), (11B)의 각각의 하측의 한쪽끝에는 컬럼어드레스디코더YDEC를 포함하는 주변회로(13C), (13D)가 배치되어 있다. 마창가지로, 메모리셀어레이 블럭(11C),(11D)의 각각의 상측의 한쪽끝에는 컬럼어드레스디코더회로 YDEC를 포함하는 주변회로(13C),(13D)가 배치되어 있다.
메모리셀어레이 블럭(11A)와 (11B) 사이, 메모리셀어레이 블럭(11C)와 (11D) 사이에는 각각 주변회로(12A)~(12D) 및 외부단자(본딩패드)BP가 배치되어 있다.
주변회로(12A)~(12D)로서는 주로 메인앰프회로, 출력버퍼회로, 기판전위 발생회로(VBB: 발생회로), 전원회로 등이 있다.
상기 주변회로(13A)~(13D)로서는 주로 로우어드레스 스트로브(RE)회로, 라이트인에이블(W)회로, 데이타입력버퍼회로, VCC용 리미터회로, 로우어드레스 드라이버회로(논리단), 로우용장회로, 로우어드레스 버퍼회로, 컬럼어드레스 스트로브(CE)회로, 테스트회로, VDL용 리미터회로, 컬럼어드레스 드라이버회로(논리단), 컬럼용장회로, 컬럼어드레스 버퍼회로, 컬럼어드레스 드라이버회로(구동단), 로우어드레스 드라이버회로(구동단), 메모리어레이블럭 선택신호회로(구동단)가 있다.
수지패케이지된 반도체장치(2)는 LOC구조로 구성되고, DRAM칩(1)의 주표면의 대략 중심선부분 근방까지 내부리이드부(3A)를 연장시키고 있으므로, 외부단자BP는 칩(1)의 주표면상의 대략 중심선상에, 즉 메모리셀 어레이블럭(11A), (11B), (11C), (11D)의 각각에 의해 규정된 영역내에 칩(1)의 중심선부의 상단측에서 하단측을 향해 1열로 배치되어 있다. 그리고, 각각의 외부단자BP는 상기 반도체칩(1)의 주표면상에 배치되어 있는 내부리이드부(3A)와 본딩와이어(5)에 의해 전기적으로 접속된다(제4도).
기본적으로는 칩(1)의 주표면상의 대략 중앙에 칩의 긴쪽방향으로 기준전압(VSS), 전원전압(VCC)의 각각이 인가된 공용 내부리이드부의 공용 내부바(3A2)가 연장하므로, DRAM칩(1)은 그의 연장방향을 따라 기준전압(VSS)용, 전원전압(VCC)용의 각각의 외부단자BP를 여러개 갖고 있다. 즉, DRAM칩(1)은 기준전압(VSS), 전원전압(VCC)의 각각의 전원의 공급을 충분히 실행할 수 있도록 구성되어 있다.
칩(1)의 주표면 즉 메모리셀어레이 및 주변회로를 배치한 표면상에는 내부리이드부(3A)가 마련되어 있다. 칩(1)과 내부리이드부(3A) 사이에는 전기적 절연막(4)가 개재되어 있다. 절연막(4)는 예를 들면 열경화성 폴리이미드 수지막으로 형성되어 있다(절연막(4)의 상세한 것에 대해서는 나중에 설명한다). 이 절연막(4)는 전기적 절연성의 기판(베이스막), 그 기판의 칩(1)과 대향하는 측 및 내부리이드부(3A)측과 대향하는 측의 각각에는 접착제층(제12도 참조)이 마련되어 있다. 접착제층으로서는 예를 들면 열가소성의 폴리에테르아미드이미드계 수지, 에폭시계 수지 또는 폴리이미드수지를 사용한다.
도시된 바와 같은 수지패케이지된 반도체장치(2)는 칩(1)상에 내부리이드부(3A)를 배치한 LOC구조를 채용하고 있다. LOC구조를 채용하는 수지패케이지된 반도체장치(2)는 칩(1)의 형상에 규제받지 않고 내부리이드부(3A)를 자유롭게 배선할 수 있으므로, 이 배선에 상당하는 분만큼 사이즈가 큰 칩(1)을 봉지할 수 있다. 즉, LOC구조를 채용하는 패케이지된 장치(2)는 대용량화에 따라 DRAM칩(1)의 사이즈가 대형화해도 봉지사이즈(패케이지사이즈)는 작게 억제되므로, 실장밀도를 향상시킬 수 있다.
내부리이드부(3A)는 그의 한쪽끝측을 외부리이드부(3B)와 일체로 되어 리이드구성하고 있다. 외부리이드부(3B)는 표준규격에 따라 각각에 인가되는 신호가 규정되고 번호가 부가되어 있다. 제4도중 좌단 앞쪽은 1번단자, 우단 앞쪽은 14번단자이다. 우단 뒤쪽(단자번호는 내부리이드부(3A)로 나타냄)은 15번 단자, 좌단 뒤쪽은 도시하지 않지만 28번단자이다. 즉, 이 수지봉지형 패케이지(2)는 1~6번단자, 9~14번단자, 15~20번단자, 23~28번단자의 합계 24단자로 구성되어 있다.
1번단자는 전원전압Vcc단자이다. 상기 전원전압Vcc는 예를 들면 회로의 동작전압5V이다. 2번 및 3번단자는 데이타입력 신호단자(DQ1, DQ2), 4번단자는 라이드인에이블신호단자, 5번단자는 로우어드레스 스트로브신호단자, 6번단자는 어드레스신호단자(A11)이다.
9번단자는 어드레스신호단자(A10), 10번단자는 어드레스신호단자(A0), 11번단자는 어드레스신호단자(A1), 12번단자는 어드레스신호단자(A2), 13번단자는 어드레스신호단자(A3)이다. 14번단자는 전원전압Vcc단자이다.
15번단자는 기준전압Vss단자이다. 상기 기준전압Vss는 예를 들면 회로의 기준전압0V이다. 16번단자는 어드레스신호단자(A4), 17번단자는 어드레스신호단자(A5), 18번단자는 어드레스신호단자(A6), 19번단자는 어드레스신호단자(A7), 20번단자는 어드레스신호단자(A8)이다.
23번단자는 어드레스신호단자(A9), 24번단자는 출력인에이블단자(OE), 25번단자는 컬럼어드레스 스트로브신호단자, 26번단자는 데이타출력신호단자(DQ3), 27번단자는 데이타출력신호단자(DQ4), 28번단자는 기준전압Vss단자이다.
내부리이드부(3A)의 타단(他端)측은 칩(1)의 장방형상의 각각의 긴벽을 횡단하여 칩(1)의 중앙측으로 연장되어 있다. 내부리이드부(3A)의 타단측의 선단은 본딩와이어(5)를 개재시켜 칩(1)의 중앙부분에 배열된 본딩패드(외부단자)BP에 접속되어 있다. 본딩와이어(5)는 금(Au)와이어를 사용한다. 또, 본딩와이어(5)로서는 동(Cu)와이어, 금속와이어의 표면에 절연성 수지를 피복한 피복와이어 등을 사용해도 좋다. 본딩와이어(5)는 열압착에 초음파진동을 병용한 본딩법에 의해 본딩되어 있다.
내부리이드부(3A)중 1번단자, 14번단자의 각각의 내부리이드부(Vcc)(3A)는 칩(1)의 중앙부분을 예를 들면 그의 긴변과 평행(짧은변과 평행해도 좋다)하게 연장되어 있는 공용 내부바(3A2)와 일체로 구성되어 있다(이들 내부리이드부(Vcc)(3A)는 내부바(3A2)와 함께 공용 내부리이드 또는 버스바 내부리이드를 구성한다). 마찬가지로, 15번단자, 28번단자의 각각의 내부리이드부(Vcc)(3A)는 칩(1)의 중앙부분을 예를 들면 그의 긴변과 평행(짧은변과 평행해도 좋다)하게 연장되어 있는 또 하나의 공용 내부바(3A2)와 일체로 구성되어 있다(이 내부리이드부(Vcc)(3A)는 또 하나의 공용 내부리이드 또는 버스바 내부리이드를 구성한다). 공용내부바(Vcc)(3A2) 및 (Vss)(3A2) 및 (Vss)(3A2)의 각각은 그밖의 내부리이드부(3A)(신호용내부리이드부(3A1))의 타단측의 선단에 의해 규정된 영역내에 있어서 평행하게 연장시키고 있다. 이 공용 내부바(Vcc)(3A2)의 각각은 칩(1)의 주표면의 어느 위치에 있어서도 전원전압Vcc, 기준전압Vss를 공급할 수 있도록 구성되어 있다. 즉, 이 수지패케이지된 반도체장치는 전원잡음을 흡수하기 쉽게 구성되고, DRAM칩(1)의 동작속도의 고속화를 도모할 수 있도록 구성되어 있다. 또한, 공용내부바는 1개라도 좋고, 또 공용내부바는 적어도 1개의 리이드와 일체로 구성된다.
DRAM칩(1)의 장방형상의 짧은변측에는 리이드의 절단성형시 수지봉지형패케이지 자체가 떨어져나가지 않도록 지지하는 봉지수지부 지지용 리이드(3A21)이 마련되어 있다.
또, DRAM칩(1)의 장방형상의 긴변측의 중앙부에는 신호인출용이 아닌 더 미리이드(3C)가 마련되어 있다.
외부리이드부(3B), 봉지수지부 지지용 리이드(3A21)의 각각은 리이드프레임에서 절단되거나 또는 성형되어 있다. 리이드프레임은 예를 들면 Fe－Ni(예를 들면 Ni함유율 42% 또는 50%)합금, Cu 등으로 형성되어 있다.
칩(1), 본딩와이어(5), 내부리이드부(3A), 봉지수지부 지지용 리이드(3A21) 및 더미리이드(3C)는 몰드수지(2A)에 의해 봉지되어 있다. 몰드수지(2A)는 저응력화를 도모하기 위해서, 페놀계 경화제, 실리콘고무 및 필러가 첨가된 에폭시계 수지를 사용하고 있다. 실리콘고무는 에폭시계 수지의 탄성율을 저하시키는 작용이 있다. 필러는 구형의 산화규소 입자로 형성되어 있고, 마찬가지로 열팽창율을 저하시키는 작용이 있다. 또, 패케이지(2)의 소정 위치에 인덱스ID(제4도 및 제5도의 좌단에 마련된 홈)가 마련되어 있다.
다음에, 리이드프레임에 대해서 상세하게 설명한다.
본 실시예의 리이드프레임은 제4도 및 제8도(리이드프레임 전체평면도)에 도시한 바와 같이, 20개의 신호용 내부리이드부(3A1)과 2개의 내부바(3A2)와 일체로 구성된 4개의 공용 내부리이드부(3A2)가 마련되어 있다.
공용내부바(3A2)의 DRAM칩(1)의 장방형상의 긴변측의 중앙부에 상당하는 위치에는 신호인출용이 아닌 더미리이드(3C)가 마련되어 있다.
또, 신호용 내부리이드부(3A1), 공용내부바(3A2)에 일체로 형성된 내부리이드 및 더미리이드(3C)는 각각 대략 등간격으로 배치되어 있다.
이와 같이, 내부리이드부(3A)를 대략 등간격으로 배치하는 것에 의해 특별히 넓은 공간이 형성되지 않으므로, 칩(1)의 주표면과 절연막(4)의 접착면에서의 공극 발생을 방지할 수가 있다.
또, 본 실시예에서는 제8도에 도시한 바와 같이 빗살형상의 절연막(4)를 사용하고 있으므로, 절연막을 빗살형상으로 하지 않는 경우에 서로 인접하는 내부리이드부 사이의 절연막과 칩 사이에 발생할 가능성이 있는 공극을 방지할 수가 있다. 또, 칩(1)의 주표면과 절연막(4)와 내부리이드부(3A)의 접착은 접착제층에 의해 접착한다.
본 실시예에서는 제8도에 도시한 바와 같이, 칩(1)의 주표면과 절연막(4)의 접착전에 빗살형상의 절연기판과 내부리이드부(3A)는 미리 위치맞춤해서 접착제층에 의해 접착해 둔다. 또는, 장방형의 절연기판과 내부리이드부(3A)는 미리 접착제층에 의해 접착하고, 빗살형상의 절연막(4)로 절단해도 좋다.
또, 수지봉지형 패케이지 자체가 떨어지지 않도록 지지하는 봉지수지부 지지용 리이드(3A21)은 DRAM칩(1)의 짧은변측에 위치하도록 리이드프레임(3)에 마련되어 있다. 이것을 위치결정인덱스로서 사용하는 것에 의해서, 칩(1)이 내부리이드부(3A)에 접착될 때의 칩(1)의 위치결정을 용이하게 할 수 있다.
다음에, 리이드프레임(3)에 절연막(4)를 개재시키고 접착제층을 사용해서 반도체칩(1)을 접착하여 고정시키는 방법에 대해서 설명한다.
제8도에 있어서 리이드프레임(3) 및 빗살형상 절연막(4)는 대략 대칭형이다. 빗살형상 절연막(4)와 그 위에 형성되는 내부리이드부(3A1) 및 내부바(3A2)를 제8도에 있어서 도시하는 것은 불가능하므로, 좌측 절반의 내부리이드부 및 내부바를 제외한 상태를 도시하고 있다.
먼저, 제8도에 도시한 바와 같이 내부리이드부(3A), 공용내부바(3A2),봉지수지부 지지용 리이드(3A21) 및 더미리이드(3C)의 각각과 대향하는 위치상에 절연막(4)를 미리 접착제층에 의해 접착해 두고, 그것을 칩(1)의 주표면 또는 그 주표면상에 응력흡수막(20)이 마련되어 있으면 막(20)의 소정의 위치에 위치맞춤해서 리이드프레임의 절연막(4)측을 접착제층에 의해 응력흡수막(20)에 접착고정시킨다. 응력흡수막(20)은 없어도 좋지만, 이것을 마련하는 것에 의해 나중에 설명하는 바와 같이 칩(1) 및 패케이지(2)의 균열의 발생이 유효하게 방지된다.
리이드프레임(3)에는 제9도에 도시한 바와 같이 빗살형상의 절연막(4)를 접착제층에 의해 접착하고 있다. 이 빗살형상의 절연막(4)는 공용 내부바(3A2) 및 내부리이드부(3A)에서 약간 돌출된 치수로 되어 있다. 즉, 절연막(4)의 면적은 그 절연막의 패케이지재(봉지수지)(2) 및 칩(1)에 대한 접착력을 증대시키기 위해서, 내부리이드부(3A1)(및 내부바(3A2))에 의해 덮이지 않는 주변부(돌출부)를 부여하는 면적으로 되어 있다. 그 돌출치수는 대략 10~200㎛이다. 실용적인 치수는 예를 들면 100㎛정도이다. 이 때, 내부리이드부(3A1) 및 내부바(3A2)의 치수는 400㎛정도이다. 돌출치수가 200㎛를 현저하게 초과하면, 절연막(4)와 칩(1) 또는 응력흡수막(20) 사이에 공극이 발생한다. 또, 10㎛보다 작으면, 내부리이드부(3A1), 내부바(3A2)의 측면 및 절연막(4)의 측면에서 봉지수지의 박리가 발생한다.
빗살형상의 절연막(4)의 빗살방향의 치수는 제10도에 도시한 바와 같이, 공용 내부리이드부(3A2)의 외측으로 조금 돌출된 점A에서 신호용 내부리이드부(3A1)과 칩(1)의 접착끝부에서 조금 돌출된 점B까지의 길이이다. 예를 들면, 제10도에 도시한 바와 같이 접착제가 삐져 나오더라도 본딩와이어(5)에 단락이 발생하지 않을 정도의 치수①은 300~2000㎛(실용적인 치수: 700㎛), 공용내부바(3A2)측의 절연막(4)의 돌출치수②는 10~200㎛(실용적인 치수: 100㎛), 공용내부바(3A2)로의 와이어본딩에 필요한 바(3A2)의 폭치수③은 200~600㎛(실용적인 치수: 400㎛), 내부리이드부간 누설스페이스의 치수. ④는 100~500㎛(실용적인 치수: 300㎛),와이어본딩영역의 다운세트(down－set) 필요치수. ⑤는 200~1000㎛(실용적인 치수: 500㎛), 신호용 내부리이드부(3A1)측의 절연막(4)의 돌출치수. ⑥은 10~200㎛(실용적인 치수: 100㎛)이다. 이 빗살형상의 절연막(4)의 빗살방향의 폭치수는 반도체장치의 종류에 따라서 다르지만, 가능한한 작은(가는) 것이 응력을 저감할 수 있기 때문에 적합하다.
이와 같이, 내부리이드부(3A)에서 조금 돌출하도록 절연막(4)를 마련하는 것에 의해 봉지수지(레진)와 접착제의 접착이 강력하므로, 봉지수지와 다른 부재사이의 박리의 발생 및 진전을 방지할 수가 있다. 온도사이클시의 균열발생을 회피할 수 있다. 또, 내부리이드부(3A)와 칩(1) 사이의 좁은 공간에 공극이 발생하는 것을 방지할 수 있으르로, 반도체장치의 신뢰성을 향상시킬 수 있다.
또, 제11도에 도시한 바와 같이 칩(1)의 주표면상의 비활성화막(PSiN 등)상에 예를 들면 폴리이미드계 수지로 이루어지는 응력흡수막(20)이 마련되고, 그 위에 절연막(4)가 마련되어 있다. 이 응력흡수막(20)의 막두께는 예를 들면 10㎛정도이다. 칩(1)의 실리콘웨이퍼의 열팽창계수는 3×10－6/℃이고, 절연막(4)의 폴리이미드계 수지의 열팽창계수는 10~70×10－6/℃이다. 응력흡수막(20)의 열팽창계수는 폴리이미드계수지를 사용하고 있으면 10~70×10-6℃이다.
여기서, 상기 응력흡수막(20)은 칩(1)의 열팽창계수와 절연막(4)의 열팽창계수 사이의 열팽창계수를 갖는 소재가 바람직하다. 또, 상기 응력흡수막은 인장강도가 120MPa이상인 것으로 할 수 있다.
제11도에 대해서 설명한 바와 같이 구성하는 것에 의해서, 이하의 효과를 얻을 수 있다.
① 칩(1)과 절연막(4) 사이의 열팽창계수차에 기인하는 응력을 응력흡수막(20)이 흡수하므로, 칩(1)의 표면의 파괴를 방지할 수 있다. 예를 들면, 이 막(20)이 개재하고 있지 않은 경우에는 칩(1)과 절연막(4) 사이의 열응력차가 절연막(4)의 단부 아래의 비활성화막에 인장응력이 작용하여 칩(1)상의 집적회로부에 균열이 발생하지만, 이 막(20)이 개재하면 비활성화막의 표면에 압축응력을 발생시키기 때문에 칩(1)의 표면에 균열이 발생하는 것을 방지할 수 있다.
② 봉지수지(레진)중의 필러에 의한 회로의 손상을 방지할 수 있다.
③ 외부로부터의 α선을 차폐(소프트에러방지)할 수 있다.
상기 절연막(4)는 제12도에 도시한 바와 같이 예를 들면 50㎛정도의 예를 들면 폴리이미드계 수지로 이루어지는 절연기판(4A)의 양면에 예를 들면 25㎛정도의 접착제층(4B1), (4B2)로 이루어져 있다. 접착제층(4B1), (4B2)는 폴리이미드수지로 하는 것이 바람직하지만, 그밖의 공지의 접착제라도 좋다. 이 절연막(4)의 두께는 대략 80~200㎛의 범위이다. 이 두께가 200㎛보다 현저하게 크면, 온도사이클에 의한 응력이 크게 되어 봉지수지(레진)에 균열을 발생시킨다. 또, 200μm보다 현저하게 작으면, 칩－리이드간 정전용량이 크게(예를 들면 리이드당 1.2pF보다 현저하게 크게)되어 잡음원으로 된다. 또, 칩(1)로의 영향이 크게 되어 최악의 경우에는 균열이 발생한다. 따라서, 절연막(4)의 두께는 상술한 범위로 해야 한다.
이상의 설명에서 알 수 있는 바와 같이, 본 실시예에 의하면 공용 내부바(3A2) 및 여러개의 신호용 내부리이드부(3A1)로 이루어지는 내부리이드부(3A)와 칩(1)을 전기적으로 절연시키는 절연막(4)는 공용내부바(3A2) 및 신호용 내부리이드부(3A1)보다 조금 돌출된 구조로 하는 것에 의해서, 봉지수지(레진)와 접착제의 접착이 강력한 접착으로 되므로 봉기수지와 다른 부재 사이의 박리의 발생 및 진전을 방지하여 온도사이클시의 균열발생을 회피할 수가 있다.
또, 내부리이드부(3A)와 칩(1) 사이의 좁은 공간에 공극이 발생하는 것을 방지할 수 있으므로, 반도체장치의 신뢰성을 향상시킬 수가 있다.
이상, 본 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (36)

  1. 전자소자가 형성되는 주표면을 갖는 반도체칩; 상기 반도체칩의 주표면상에 마련된 전기적 전연막; 각각 내부리이드부와 이 내부리이드부에서 연장하는 외부리이드부를 구비하는 여러개의 리이드 및; 상기 반도체칩, 상기 전기적 절연막 및 상기 내부리이드부를 봉지하는 패케이지재를 포함하는 패케이지된 반도체장치로서, 상기 절연막은 전기적으로 절연성의 베이스막과 이 베이스막의 대향하는 제 1 및 제 2 표면상에 각각 마련된 제 1 및 제 2 접착제층을 구비하고, 상기 제 1 접착제층은 상기 칩의 주표면과 상기 베이스막 사이에 끼여 있고, 상기 리이드의 내부리이드부의 일부는 상기 전기적 절연막 상에 거의 등간격으로 배치되고, 상기 제 2 접착제층은 상기 내부리이드부의 일부와 상기 베이스막 사이에 끼여 있고, 상기 외부리이드부는 상기 패케이지재에서 돌출되어 있고, 상기 전기적 절연막은 빗살형상이고, 상기 내부리이드부의 연장방향에 대해 실질적으로 수직인 제 1 방향으로 연장하는 바부 및 이 바부에 대해 실질적으로 수직인 제 2 방향으로 상기 바부에서 연장하는 여러개의 평행한 핑거부를 구비하고, 상기 전기적 절연막은 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에서 발생할 가능성이 있는 응력을 흡수하기 위해 실질적으로 80㎛~200㎛의 범위에 있는 두께를 갖고, 상기 패케이지된 반도체장치는 상기 전기적 절연막의 상기 바부상에 형성된 적어도 1개의 내부리이드부와 일체인 공용 내부리이드바를 더 포함하고, 상기 여러개의 리이드의 상기 내부리이드부의 일부는 상기 빗살형상 전기적 절연막의 상기 평행한 핑거부상에 형성되고, 상기 전기적 절연막은 상기 내부리이드부의 각각 및 상기 내부리이드바 각각에서 10~200㎛정도 돌출되어 있는 비피복 단부를 갖는 것을 특징으로 하는 패케이지된 반도체장치.
  2. 제1항에 있어서, 상기 전기적 절연막의 상기 돌출부의 치수는 대략 100㎛인 것을 특징으로 하는 패케이지된 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 전기적 절연막의 두께는 상기 칩과 상기 리이드의 1개 사이의 용량이 실질적으로 1.2pF이하로 되도록 결정되는 것을 특징으로 하는 패케이지된 반도체장치.
  4. 제1항 또는 제2항에 있어서, 상기 반도체칩의 주표면은 대략 장방형상인 것을 특징으로 하는 패케이지된 반도체장치.
  5. 제1항 또는 제2항에 있어서, 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에서 발생할 가능성이 있는 응력을 흡수하기 위해서 상기 반도체칩의 주표면과 상기 전기적 절연막 사이에 형성된 응력흡수막을 더 포함하는 것을 특징으로 하는 패케이지된 반도체장치.
  6. 제5항에 있어서, 상기 응력흡수막 및 상기 전기적 절연막은 폴리이미드 수지로 형성되어 있는 것을 특징으로 하는 패케이지된 반도체장치.
  7. 제5항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  8. 제3항에 있어서, 상기 반도체칩의 주표면은 대략 장방형상인 것을 특징으로 하는 패케이지된 반도체장치.
  9. 제3항에 있어서, 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에서 발생할 가능성이 있는 응력을 흡수하기 위해서 상기 반도체칩의 주표면과 상기 전기적 절연막 사이에 형성된 응력흡수막을 더 포함하는 것을 특징으로 하는 패케이지된 반도체장치.
  10. 제4항에 있어서, 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에서 발생할 가능성이 있는 응력을 흡수하기 위해서 상기 반도체칩의 주표면과 상기 전기적 절연막 사이에 형성된 응력흡수막을 더 포함하는 것을 특징으로 하는 패케이지된 반도체장치.
  11. 제8항에 있어서, 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에서 발생할 가능성이 있는 응력을 흡수하기 위해서 상기 반도체칩의 주표면과 상기 전기적 절연막 사이에 형성된 응력흡수막을 더 포함하는 것을 특징으로 하는 패케이지된 반도체장치.
  12. 제9항에 있어서, 상기 응력흡수막 및 상기 전기적 절연막은 폴리이미드 수지로 형성되어 있는 것을 특징으로 하는 패케이지된 반도체장치.
  13. 제10항에 있어서, 상기 응력흡수막 및 상기 전기적 절연막은 폴리이미드 수지로 형성되어 있는 것을 특징으로 하는 패케이지된 반도체장치.
  14. 제11항에 있어서, 상기 응력흡수막 및 상기 전기적 절연막은 폴리이미드 수지로 형성되어 있는 것을 특징으로 하는 패케이지된 반도체장치.
  15. 제6항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  16. 제9항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  17. 제10항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  18. 제11항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  19. 제12항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  20. 제13항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  21. 제14항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  22. 전자소자가 형성되는 장방형 형상의 주표면을 갖는 반도체칩; 상기 반도체칩의 주표면상에 마련되고, 전기적 절연성 베이스막을 갖고 있으며, 상기 칩의 주표면의 1쌍의 평행한 변과 실질적으로 평행한 제 1 방향으로 연장하는 바부 및 이 바부에 대해 실질적으로 수직인 제 2 방향으로 상기 바부에서 연장하는 여러개의 평행한 핑거부를 구비하는 빗살형상의 전기적 졀연막; 상기 절연막의 상기 바부상에 형성된 공용 내부리이드바; 각각 내부리이드부와 이 내부리이드부에서 연장하는 외부리이드부를 구비하는 여러개의 리이드 및; 상기 반도체칩, 상기 전기적 절연막, 상기 공용 내부리이드바 및 상기 내부리이드부를 봉지하는 패케이지재를 포함하는 패케이지된 반도체장치로서, 상기 각 리이드의 내부리이드부의 제부분은 상기 절연막의 핑거부상에 형성되고, 상기 외부리이드부는 상기 패케이지재에서 돌출되어 있고, 상기 절연막의 바부는 상기 공용 내부리이드바에 의해 피복되지 않는 제 1 절연성 주변영역부를 마련하도록 충분히 큰 면적을 갖고, 상기 제 1 절연성 주변영역부는 상기 공용 내부리이드바 주위로 연장하고, 상기 절연막의 핑거부는 각각 그의 관련된 내부리이드부의 상기 제 1 부분에 의해 피복되지 않는 제 2 절연성 주변영역부를 마련하도록 충분히 큰 다른 면적을 갖고, 상기 제 2 절연성 주변영역부는 그의 관련된 내부리이드부의 상기 제1부분 주위로 연장하고, 상기 제 1 및 제 2 절연성 주변영역부는 각각 상기 패케이지재 및 상기 반도체칩에 대한 상기 빗살형상 절연막의 접착력을 증대시키기 위해, 상기 공용 내부리이드바와 상기 여러개의 리이드에 인접하는 상기 패케이지재에서의 균열을 방지할 수 있을 정도로 설정된 폭을 갖고, 상기 전기적 절연막은 80㎛~200㎛의 범위에 있는 두께를 갖고, 상기 리이드에 의해 피복되지 않는 상기 전기적 절연막의 제 1 및 제 2 주변영역부는 상기 리이드의 관련된 가장자리에서 측정한 폭이 실질적으로 10㎛~200㎛의 범위에 있는 것을 특징으로 하는 패케이지된 반도체장치.
  23. 제22항에 있어서, 상기 전기적 절연막의 제 1 및 제 2 주변영역부의 폭은 실질적으로 100㎛인 것을 특징으로 하는 패케이지된 반도체장치.
  24. 제22항에 있어서, 상기 전기적 절연막의 두께는 상기 칩과 상기 리이드의 1개 사이의 용량이 실질적으로 1.2pF이하로 되도록 결정되는 것을 특징으로 하는 패케이지된 반도체장치.
  25. 제22항에 있어서, 상기 전기적 절연성 베이스막의 대향하는 제 1 및 제 2 표면상에 각각 마련된 제 1 및 제 2 접착제층을 더 포함하고, 상기 제 1 접착제층은 상기 칩의 주표면과 상기 전기적 절연성 베이스막사이에 끼여 있고, 상기 제 2 접착제층은 상기 공용 내부리이드바와 상기 전기적 절연성 베이스막 사이 및 상기 내부리이드부의 제 1 부분과 상기 베이스막 사이에 끼여 있는 것을 특징으로 하는 패케이지된 반도체장치.
  26. 전자소자가 형성되는 장방형 형상의 주표면을 갖는 반도체칩; 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에서 발생할 가능성이 있는 응력을 흡수하기 위해서 상기 반도체칩의 주표면상에 형성된 응력흡수막; 상기 응력흡수막상에 마련되고, 전기적 절연성 베이스막을 갖고 있으며, 상기 칩의 주표면의 1쌍의 평행한 변과 실질적으로 평행한 제 1 방향으로 연장하는 바부 및 이 바부에 대해 실질적으로 수직인 제 2 방향으로 상기 바부에서 연장하는 여러개의 실질적으로 평행한 핑거부를 구비하는 빗살형상의 전기적 절연막; 상기 절연막의 상기 바부상에 형성된 공용 내부리이드바; 각각 내부리이드부와 이 내부리이드부에서 연장하는 외부리이드부를 구비하는 여러개의 리이드 및; 상기 반도체칩, 상기 전기적 절연막, 상기 공용 내부리이드바 및 상기 내부리이드부를 봉지하는 패케이지재를 포함하는 패케이지된 반도체장치로서, 상기 응력흡수막의 열팽창계수는 상기 반도체칩의 열팽창계수이상이고 상기 전기적 절연막의 열팽창계수 이하이며, 상기 리이드의 내부리이드부의 제 1 부분은 상기 절연막의 핑거부상에 각각 형성되고, 상기 외부리이드부는 상기 패케이지재에서 돌출되어 있고, 상기 절연막의 바부는 상기 공용 내부리이드바에 의해 피복되지 않는 제 1 절연성 주변영역부를 마련하도록 충분히 큰 면적을 갖고, 상기 제 1 절연성 주변영역부는 상기 공용 내부리이드바 주위로 연장하고, 상기 절연막의 핑거부는 각각 그의 관련된 내부리이드부의 상기 제 1 부분에 의해 피복되지 않는 제 2 절연성 주변영역부는 그의 관련된 내부리이드부의 상기 제 1 부분 주위로 연장하고, 상기 제 1 및 제 2 절연성 주변영역부를 마련하도록 충분히 큰 다른 면적을 갖고, 상기 제 2 절연성 주변영역부는 각각 상기 공용 내부리이드바와 상기 여러개의 리이드에 인접하는 상기 패케이지재에서의 균열을 방지하기 위해서, 상기 패케이지재 및 상기 반도체칩에 대한 상기 빗살형상 절연막의 접착력을 증대시키도록 설정된 폭을 갖고, 상기 전기적 절연막은 80㎛~200㎛의 범위에 있는 두께를 갖고, 상기 전기적 절연막의 제 1 및 제 2 주변영역부는 상기 리이드의 관련된 가장자리에서 측정한 폭이 10㎛~200㎛의 범위에 있는 것을 특징으로 하는 패케이지된 반도체장치.
  27. 제26항에 있어서, 상기 응력흡수막 및 상기 전기적 절연막은 모두 폴리이미드 수지로 형성되어 있는 것을 특징으로 하는 패케이지된 반도체장치.
  28. 제26항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  29. 제26항에 있어서, 상기 전기적 절연막의 제 1 및 제 2 주변영역부의 폭은 실질적으로 100㎛인 것을 특징으로 하는 패케이지된 반도체장치.
  30. 제26항에 있어서, 상기 전기적 절연성 베이스막의 대향하는 제 1 및 제 2 표면상에 각각 마련된 제 1 및 제 2 접착제층을 더 포함하고, 상기 제 1 접착제층은 상기 응력흡수막과 상기 전기적 절연성 베이스막 사이에 끼여 있고, 상기 제 2 접착제층은 상기 공용 내부리이드바와 상기 전기적 절연성 베이스막 사이 및 상기 내부리이드부의 제 1 부분과 상기 베이스막 사이에 끼여 있는 것을 특징으로 하는 패케이지된 반도체장치.
  31. 전자소자가 형성되는 장방형 형상의 주표면을 갖는 반도체칩; 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에서 발생할 가능성이 있는 응력을 흡수하기 위해서 상기 반도체칩의 주표면상에 형성된 인장강도 120MPa이상의 응력흡수막; 상기 응력흡수막에 마련되고, 전기적 절연성 베이스막을 갖고 있으며, 상기 칩의 주표면의 1쌍의 평행한 변과 실질적으로 평행한 제 1 방향으로 연장하는 바부 및 이 바부에 대해 실질적으로 수직인 제 2 방향으로 상기 바부에서 연장하는 여러개의 실질적으로 평행한 핑거부를 구비하는 빗살형상의 전기적 절연막; 상기 절연막의 상기 바부상에 형성된 공용 내부리이드바; 각각 내부리이드부와 이 내부리이드부에서 연장하는 외부리이드부를 구비하는 여러개의 리이드 및; 상기 반도체칩, 상기 전기적 절연막, 상기 공용 내부리이드바 및 상기 내부리이드부를 봉지하는 패케이지재를 포함하는 패케이지된 반도체장치로서, 상기 응력흡수막의 열팽창계수는 상기 반도체칩의 열팽창계수이상이고 상기 전기적 절연막의 열팽창계수 이하이며, 상기 리이드의 내부리이드부의 제 1 부분은 상기 절연막의 핑거부상에 각각 형성되고, 상기 외부리이드부는 상기 패케이지재에서 돌출되어 있고, 상기 절연막의 바부는 상기 공용 내부리이드바에 의해 피복되지 않는 제 1 절연성 주변영역부를 마련하도록 충분히 큰 면적을 갖고, 상기 제 1 절연성 주변영역부는 상기 공용 내부리이드바 주위로 연장하고, 상기 절연막의 핑거부는 각각 그의 관련된 내부리이드부의 상기 제 1 부분에 의해 피복되지 않는 제 2 절연성 주변영역부를 마련하도록 충분히 큰 다른 면적을 갖고, 상기 제 2 절연성 주변영역부는 그의 관련된 내부리이드부의 상기 제 1 부분 주위로 연장하고, 상기 제 1 및 제 2 절연성 주변영역부는 각각 상기 공용 내부리이드바와 상기 여러개의 리이드에 인접하는 상기 패케이지재에서의 균열을 방지하기 위해서, 상기 패케이지재 및 상기 반도체칩에 대한 상기 빗살형상 절연막의 접착력을 증대시키도록 설정된 폭을 갖는 것을 특징으로 하는 패케이지된 반도체장치.
  32. 제31항에 있어서, 상기 응력흡수막 및 상기 전기적 절연막은 모두 폴리이미드 수지로 형성되어 있는 것을 특징으로 하는 패케이지된 반도체장치.
  33. 제31항에 있어서, 상기 응력흡수막은 상기 칩에 대해 압축응력을 생성하는 작용을 하는 것을 특징으로 하는 패케이지된 반도체장치.
  34. 제31항에 있어서, 상기 전기적 절연막의 제 1 및 제 2 주변영역부의 폭은 실질적으로 100㎛인 것을 특징으로 하는 패케이지된 반도체장치.
  35. 제31항에 있어서, 상기 전기적 절연성 베이스막의 대향하는 제 1 및 제 2 표면상에 각각 마련된 제 1 및 제 2 접착제층을 더 포함하고, 상기 제 1 접착제층은 상기 응력흡수막과 상기 전기적 절연성 베이스막 사이에 끼여 있고, 상기 제 2 접착제층은 상기 공용 내부리이드바와 상기 전기적 절연성 베이스막 사이 및 상기 내부리이드부의 제 1 부분과 상기 베이스막 사이에 끼여 있는 것을 특징으로 하는 패케이지된 반도체장치.
  36. 전자소자가 형성되는 장방형 형상의 주표면을 갖는 반도체칩; 주위온도의 변동이 있었을 때 패케이지된 반도체장치내에서 발생할 가능성이 있는 응력을 흡수하기 위해서 상기 반도체칩의 주표면상에 형성된 막두께10㎛정도의 응력흡수막; 상기 응력흡수막상에 마련되고, 전기적 절연성 베이스막을 갖고 있으며, 상기 칩의 주표면의 1쌍의 평행한 변과 실질적으로 평행한 제 1 방향으로 연장하는 바부 및 이 바부에 대해 실질적으로 수직인 제 2 방향으로 상기 바부에서 연장하는 여러개의 실질적으로 평행한 핑거부를 구비하는 빗살형상의 전기적 절연막; 상기 절연막의 상기 바부상에 형성된 공용 내부리이드바; 각각 내부리이드부와 이 내부리이드부에서 연장하는 외부리이드부를 구비하는 여러개의 리이드 및; 상기 반도체칩, 상기 전기적 절연막, 상기 공용 내부리이드바 및 상기 내부리이드부를 봉지하는 패케이지재를 포함하는 패케이지된 반도체장치로서, 상기 응력흡수막의 열팽창계수는 상기 반도체칩의 열팽창계수 이상이고 상기 전기적 절연막의 열팽창계수 이하이며, 상기 리이드의 내부리이드부의 제 1 부분은 상기 절연막의 핑거부상에 각각 형성되고, 상기 외부리이드부는 상기 패케이지재에서 돌출되어 있고, 상기 절연막의 바부는 상기 공용 내부리이드바에 의해 피복되지 않는 제 1 절연성 주변영역부를 마련하도록 충분히 큰 면적을 갖고, 상기 제 1 절연성 주변영역부는 상기 공용 내부리이드바 주위로 연장하고, 상기 절연막의 핑거부는 각각 그의 관련된 내부리이드부의 상기 제 1 부분에 의해 피복되지 않는 제 2 절연성 주변영역부를 마련하도록 충분히 큰 다른 면적을 갖고, 상기 제 2 절연성 주변영역부는 그의 관련된 내부리이드부의 상기 제 1 부분 주위로 연장하고, 상기 제1 및 제 2 절연성 주변영역부는 각각 상기 공용 내부리이드바와 상기 여러개의 리이드에 인접하는 상기 패케이지재에서의 균열을 방지하기 위해서, 상기 패케이지재 및 상기 반도체칩에 대한 상기 빗살형상 절연막의 접착력을 증대시키도록 설정된 폭을 갖는 것을 특징으로 하는 패케이지된 반도체장치.
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