JPH03201535A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造において、イオン注入によ
り不純物を表面から埋め込まれるような深い領域に導入
する際、デバイス特性を悪化させる接合リークの原因と
なる二次欠陥の発生を防止するようにした半導体装置と
その製造方法に関するものである。
り不純物を表面から埋め込まれるような深い領域に導入
する際、デバイス特性を悪化させる接合リークの原因と
なる二次欠陥の発生を防止するようにした半導体装置と
その製造方法に関するものである。
（従来の技術）
バイポーラトランジスタのコレクタ層、０ＭＯ３におけ
るウェル等の形成のため、数１００ｋｅＶ〜数ＭｅＶの
エネルギーを持ったイオンを半導体基板に注入する、い
わゆる高エネルギーイオン注入により深い不純物分布を
形成する方法が提案されている。
るウェル等の形成のため、数１００ｋｅＶ〜数ＭｅＶの
エネルギーを持ったイオンを半導体基板に注入する、い
わゆる高エネルギーイオン注入により深い不純物分布を
形成する方法が提案されている。
（発明が解決しようとする課題）
上記の方法において、注入不純物を基板表面から埋め込
まれるほど深く導入した場合には、アニール後、転位等
の二次欠陥が形成されやすい。これらの欠陥が表面付近
のデバイス活性領域、ウェル基板間ＰＮ接合中に形成さ
れた場合には、接合リークを生じ、デバイス特性を悪化
させてしまう。
まれるほど深く導入した場合には、アニール後、転位等
の二次欠陥が形成されやすい。これらの欠陥が表面付近
のデバイス活性領域、ウェル基板間ＰＮ接合中に形成さ
れた場合には、接合リークを生じ、デバイス特性を悪化
させてしまう。
現在のところ、このような事態を防ぐ有効な手段がない
ため、不純物の注入量を少なくすることにより欠陥の発
生を少なく抑えている状況である。
ため、不純物の注入量を少なくすることにより欠陥の発
生を少なく抑えている状況である。
しかし、不純物注入量が制限されていると、より抵抗の
低い層を形成することができず、デバイスの高機能化に
対応できないという欠点がある。
低い層を形成することができず、デバイスの高機能化に
対応できないという欠点がある。
本発明は上記の欠点を改善するために提案されたもので
、その目的は、ＣＭＯ３，バイポーラトランジスタ等の
半導体装置の製造において、ウェルあるいはコレクタな
どの深い不純物分布を、イオン注入により形成する際に
、アニール後に形成され易い転位などの二次欠陥が、デ
バイスの特性に影響を及ぼすのを防止する方法を提供す
ることにある。
、その目的は、ＣＭＯ３，バイポーラトランジスタ等の
半導体装置の製造において、ウェルあるいはコレクタな
どの深い不純物分布を、イオン注入により形成する際に
、アニール後に形成され易い転位などの二次欠陥が、デ
バイスの特性に影響を及ぼすのを防止する方法を提供す
ることにある。
（課題を解決するための手段）
上記の目的を達成するため、本発明はシリコン半導体基
板に対して、伝導型を決定する不純物によってＰあるい
はＮ型層が形成された装置において、前記シリコン半導
体基板の表面より見て、前記の不純物層より深い位置に
、伝導に寄与しないゲッタリング層が形成されているこ
とを特徴とする半導体装置を発明の要旨とするものであ
る。
板に対して、伝導型を決定する不純物によってＰあるい
はＮ型層が形成された装置において、前記シリコン半導
体基板の表面より見て、前記の不純物層より深い位置に
、伝導に寄与しないゲッタリング層が形成されているこ
とを特徴とする半導体装置を発明の要旨とするものであ
る。
さらに本発明は、シリコン半導体基板へのイオン注入に
おいて、伝導型を決定する不純物を半導体基板表面から
埋め込まれるような深い位置に導入してＰあるいはＮ型
層を形成する場合において、少なくとも前記不純物の投
影飛程より深い位置に、伝導に寄与しない元素、あるい
は逆の伝導型層を形成する元素を半導体基板表面からイ
オン注入し、熱処理することを特徴とする半導体装置の
製造方法を発明の要旨とするものである。
おいて、伝導型を決定する不純物を半導体基板表面から
埋め込まれるような深い位置に導入してＰあるいはＮ型
層を形成する場合において、少なくとも前記不純物の投
影飛程より深い位置に、伝導に寄与しない元素、あるい
は逆の伝導型層を形成する元素を半導体基板表面からイ
オン注入し、熱処理することを特徴とする半導体装置の
製造方法を発明の要旨とするものである。
（作用）
本発明は、伝導型を決定する不純物をイオン注入後、さ
らにアルゴン等の元素を伝導型を決定する不純物より深
い位置にイオン注入し、熱処理することを最も主要な特
徴とする。そのため、本発明は伝導型を決定する不純物
の注入量に依存せずに、デバイス特性に影響を及ぼす欠
陥の発生を抑制することができる。すなわち、深い位置
に注入されるアルゴン等の元素の形成する損傷領域が、
アニールにより欠陥をゲッタリングし、デバイス活性領
域を無欠陥化できるという作用がある。
らにアルゴン等の元素を伝導型を決定する不純物より深
い位置にイオン注入し、熱処理することを最も主要な特
徴とする。そのため、本発明は伝導型を決定する不純物
の注入量に依存せずに、デバイス特性に影響を及ぼす欠
陥の発生を抑制することができる。すなわち、深い位置
に注入されるアルゴン等の元素の形成する損傷領域が、
アニールにより欠陥をゲッタリングし、デバイス活性領
域を無欠陥化できるという作用がある。
（実施例）
次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうることは言うまでも
ない。
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうることは言うまでも
ない。
第１図に、従来法に従い、例えば、リンイオン（Ｐ゛）
をＩ ＭｅＶでＩ ＸＩＯ”ｃ＋ｎ−”注入し、１００
０°Ｃ３０分間アニールしたときの不純物分布と欠陥分
布とを示す。このときには、注入層全体にわたって欠陥
が導入されてしまう。
をＩ ＭｅＶでＩ ＸＩＯ”ｃ＋ｎ−”注入し、１００
０°Ｃ３０分間アニールしたときの不純物分布と欠陥分
布とを示す。このときには、注入層全体にわたって欠陥
が導入されてしまう。
第２図に、本発明に従って、Ｐ“イオンをＩ ＭｅＶで
Ｉ ＸＩＯ”ｃｍ−”注入後、さらに、アルゴンイオン
を５ ＭｅＶでＩ Ｘ１０”ｃｍ−”注入し、１０００
℃３０分間アニールしたときの不純物分布と欠陥分布と
を示す。
Ｉ ＸＩＯ”ｃｍ−”注入後、さらに、アルゴンイオン
を５ ＭｅＶでＩ Ｘ１０”ｃｍ−”注入し、１０００
℃３０分間アニールしたときの不純物分布と欠陥分布と
を示す。
このときには、Ｐ°イオン注入層全体にわたって無欠陥
化され、この層に形成されるデバイスの接合リークを低
減できる。
化され、この層に形成されるデバイスの接合リークを低
減できる。
曲線１はＰ４イオン Ｉ ＭｅＶ＋ Ｉ Ｘｌ０Ｉ４
ｃＩｌ−’の場合、曲線２はＡｒ”イオン ５ ＭｅＶ
、 ｌ Ｘ １０” ｃｍ−”の場合を示す。
ｃＩｌ−’の場合、曲線２はＡｒ”イオン ５ ＭｅＶ
、 ｌ Ｘ １０” ｃｍ−”の場合を示す。
Ｐ′″イオンのみをＩ ＭｅＶでｌ ＸＩＯ”ｃ＋＊−
”注入した試料と、Ｐ°イオン（Ｉ ＭｅＶ、 ｌ
Ｘ１０”ｃ＋ｗ−”）の他にアルゴン（Ａｒ”）イオン
を４．５ＭｅＶで５ ＸＩＯ”ｃｍ−’注入した試料と
を、１０００℃３０分間アニール後にライトエッチ（転
位などの欠陥によりピットができる）し、エッチピット
の深さ方向分布を調べた結果を下の表に示す。Ａｒ”注
入によりデバイス領域が無欠陥化されていることがわか
る。
”注入した試料と、Ｐ°イオン（Ｉ ＭｅＶ、 ｌ
Ｘ１０”ｃ＋ｗ−”）の他にアルゴン（Ａｒ”）イオン
を４．５ＭｅＶで５ ＸＩＯ”ｃｍ−’注入した試料と
を、１０００℃３０分間アニール後にライトエッチ（転
位などの欠陥によりピットができる）し、エッチピット
の深さ方向分布を調べた結果を下の表に示す。Ａｒ”注
入によりデバイス領域が無欠陥化されていることがわか
る。
表
次に、本発明をＣＭＯ３のＮウェル形成に適用した例を
第３図に沿って以下に示す。
第３図に沿って以下に示す。
（ａ） シリコン基板ｌに、酸化膜２を形成後、イオ
ン注入用マスクとしてポリイミド３を７ｎ堆積する。さ
らに、チャージアップ防止のため、非晶質シリコン４を
５００人堆積する。（第３図ａ） （ｂ） Ｎウェル形成領域を開口する。（第３図ｂ）
（Ｃ）Ｐ”イオンをエネルギーＩＭｅＶ（投影飛程。
ン注入用マスクとしてポリイミド３を７ｎ堆積する。さ
らに、チャージアップ防止のため、非晶質シリコン４を
５００人堆積する。（第３図ａ） （ｂ） Ｎウェル形成領域を開口する。（第３図ｂ）
（Ｃ）Ｐ”イオンをエネルギーＩＭｅＶ（投影飛程。
約Ｉｎ）でドース量Ｉ ＸＩＯ”ｃｍ−”注入し、Ｎウ
ェル５を形成する。（第３図Ｃ） （ｄ）Ａｒ（アルゴン）イオンを５ＭｅＶ （投影飛
程的３．５ｎ）でＩ Ｘｌ０１５ｃ＋ｗ−”注入し、欠
陥のゲッタリング層６を形成する。この時のゲッタリン
グ層は、投影飛程の前後約ＩＩｒｍ程度の領域に形成さ
れる。この領域の広がりは、ドース量の増大とともに増
大する。（第３図ｄ）（ｅ） 注入用マスクを除去後
、１０００”Ｃ１３０分間のアニールを行う、これによ
り、リン（Ｐ）が活性化され、二次欠陥は、Ａｒ注入Ｎ
６にゲッタリングされて二次欠陥を含まないＮウェル５
が形成される。（第３図ｅ） 本発明は、同様な方法で、Ｎ型の深い伝導層の形成、例
えば、ＮＰＮバイポーラトランジスタのコレクタ層の形
成にも適用できる。また、リン（Ｐ）の代わりにホウ素
（Ｂ）を用いることにより、ＣＭＯ３のＰウェル形成や
ＰＮＰバイポーラトランジスタのコレクタ層など、Ｐ型
の深い伝導層形成にも適用できる。
ェル５を形成する。（第３図Ｃ） （ｄ）Ａｒ（アルゴン）イオンを５ＭｅＶ （投影飛
程的３．５ｎ）でＩ Ｘｌ０１５ｃ＋ｗ−”注入し、欠
陥のゲッタリング層６を形成する。この時のゲッタリン
グ層は、投影飛程の前後約ＩＩｒｍ程度の領域に形成さ
れる。この領域の広がりは、ドース量の増大とともに増
大する。（第３図ｄ）（ｅ） 注入用マスクを除去後
、１０００”Ｃ１３０分間のアニールを行う、これによ
り、リン（Ｐ）が活性化され、二次欠陥は、Ａｒ注入Ｎ
６にゲッタリングされて二次欠陥を含まないＮウェル５
が形成される。（第３図ｅ） 本発明は、同様な方法で、Ｎ型の深い伝導層の形成、例
えば、ＮＰＮバイポーラトランジスタのコレクタ層の形
成にも適用できる。また、リン（Ｐ）の代わりにホウ素
（Ｂ）を用いることにより、ＣＭＯ３のＰウェル形成や
ＰＮＰバイポーラトランジスタのコレクタ層など、Ｐ型
の深い伝導層形成にも適用できる。
また、プロセス構成もここで説明したプロセスに限られ
るものではない。また、＾ｒイオンの代わりに、フッ素
、シリコン、ゲルマニューム等の伝導に寄与しない元素
を注入してもよい。
るものではない。また、＾ｒイオンの代わりに、フッ素
、シリコン、ゲルマニューム等の伝導に寄与しない元素
を注入してもよい。
また、表面側にＢ゛イオン高エネルギー注入した場合に
は、さらに深い位置にＡｒ”等のイオンの代わりにＰ′
″イオンを注入してもよい。
は、さらに深い位置にＡｒ”等のイオンの代わりにＰ′
″イオンを注入してもよい。
（発明の効果）
本発明は軟土のように、シリコン半導体基板へのイオン
注入において、伝導型を決定する不純物を半導体基板表
面から埋め込まれるような深い位置に導入してＰあるい
はＮ型層を形成する場合において、少なくとも前記不純
物の投影飛程より深い位置に、伝導に寄与しない元素、
あるいは逆の伝導型層を形成する元素を半導体基板表面
からイオン注入し、熱処理することによって、本発明を
ＣＭＯ３のＰｌまたは、Ｎウェル形成、或いはバイポー
ラトランジスタのコレクタ形成に適用すれば、接合リー
クを低減でき高性能なデバイスを実現することができる
。
注入において、伝導型を決定する不純物を半導体基板表
面から埋め込まれるような深い位置に導入してＰあるい
はＮ型層を形成する場合において、少なくとも前記不純
物の投影飛程より深い位置に、伝導に寄与しない元素、
あるいは逆の伝導型層を形成する元素を半導体基板表面
からイオン注入し、熱処理することによって、本発明を
ＣＭＯ３のＰｌまたは、Ｎウェル形成、或いはバイポー
ラトランジスタのコレクタ形成に適用すれば、接合リー
クを低減でき高性能なデバイスを実現することができる
。
第１図は従来法の不純物分布と欠陥分布、第２図は本発
明の不純物分布と欠陥分布、第３図は本発明による製造
方法を示す。 ｌ・・・シリコン基板 ２・・・酸化膜 ３・・・ポリイミド ４・・・非晶質シリコン ５・・・Ｎウェル ６・・・ゲッタリング層 第１図 深３ ［ＪＪｍｌ 第２図 喋”Ｓ （ｊ−＋ｍＪ 第３図 ５ ３・−・ 不°リイミド ４− 卵晶箪シｊコン ５−−・ Ｎ’７コニル ６−−・ ケ□ンタリンクン曹
明の不純物分布と欠陥分布、第３図は本発明による製造
方法を示す。 ｌ・・・シリコン基板 ２・・・酸化膜 ３・・・ポリイミド ４・・・非晶質シリコン ５・・・Ｎウェル ６・・・ゲッタリング層 第１図 深３ ［ＪＪｍｌ 第２図 喋”Ｓ （ｊ−＋ｍＪ 第３図 ５ ３・−・ 不°リイミド ４− 卵晶箪シｊコン ５−−・ Ｎ’７コニル ６−−・ ケ□ンタリンクン曹
Claims (2)
- （１）シリコン半導体基板に対して、伝導型を決定する
不純物によってＰあるいはＮ型層が形成された装置にお
いて、前記シリコン半導体基板の表面より見て、前記の
不純物層より深い位置に、伝導に寄与しないゲッタリン
グ層が形成されていることを特徴とする半導体装置。 - （２）シリコン半導体基板へのイオン注入において、伝
導型を決定する不純物を半導体基板表面から埋め込まれ
るような深い位置に導入してＰあるいはＮ型層を形成す
る場合において、少なくとも前記不純物の投影飛程より
深い位置に、伝導に寄与しない元素、あるいは逆の伝導
型層を形成する元素を半導体基板表面からイオン注入し
、熱処理することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34089189A JPH03201535A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34089189A JPH03201535A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201535A true JPH03201535A (ja) | 1991-09-03 |
Family
ID=18341261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34089189A Pending JPH03201535A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201535A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0717437A3 (en) * | 1994-12-12 | 1997-04-02 | Advanced Micro Devices Inc | Process for the production of buried oxide layers |
| JPH1012850A (ja) * | 1995-12-30 | 1998-01-16 | Hyundai Electron Ind Co Ltd | Ｓｏｉ基板およびその製造方法 |
| WO1998047171A1 (en) * | 1997-04-11 | 1998-10-22 | Advanced Micro Devices, Inc. | Method of controlling dopant concentrations by implanting gettering atoms |
| JP2006319173A (ja) | 2005-05-13 | 2006-11-24 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2017028007A (ja) * | 2015-07-17 | 2017-02-02 | 信越半導体株式会社 | シリコンウェーハのゲッタリング能力評価方法 |
-
1989
- 1989-12-28 JP JP34089189A patent/JPH03201535A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0717437A3 (en) * | 1994-12-12 | 1997-04-02 | Advanced Micro Devices Inc | Process for the production of buried oxide layers |
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| US5976956A (en) * | 1997-04-11 | 1999-11-02 | Advanced Micro Devices, Inc. | Method of controlling dopant concentrations using transient-enhanced diffusion prior to gate formation in a device |
| JP2006319173A (ja) | 2005-05-13 | 2006-11-24 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2017028007A (ja) * | 2015-07-17 | 2017-02-02 | 信越半導体株式会社 | シリコンウェーハのゲッタリング能力評価方法 |
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