JPH04196525A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04196525A JPH04196525A JP33229590A JP33229590A JPH04196525A JP H04196525 A JPH04196525 A JP H04196525A JP 33229590 A JP33229590 A JP 33229590A JP 33229590 A JP33229590 A JP 33229590A JP H04196525 A JPH04196525 A JP H04196525A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は半導体装置の製造方法に関するもので、特に浅
いpn接合の形成法に向けられている。
いpn接合の形成法に向けられている。
LSI技術の進歩に伴い素子の高集積化、微細化が進み
、接合深さも0.5μmから0.2μmへ、ひいては0
.15μmの深さが必要となっている。N型の不純物を
導入してpn接合を形成する場合は、ヒ素のイオン注入
を用いると比較的容易に0.2μm程度の接合を形成す
ることができる。これは、ヒ素の質量数が75と重く、
又シリコン中での拡散係数が通常のプロセス温度950
℃で2X10−”clll”/Sと小さいためである。
、接合深さも0.5μmから0.2μmへ、ひいては0
.15μmの深さが必要となっている。N型の不純物を
導入してpn接合を形成する場合は、ヒ素のイオン注入
を用いると比較的容易に0.2μm程度の接合を形成す
ることができる。これは、ヒ素の質量数が75と重く、
又シリコン中での拡散係数が通常のプロセス温度950
℃で2X10−”clll”/Sと小さいためである。
一方、P型の不純物を導入してpn接合を形成する場合
は、ボロンの質量数が11と軽く、イオン注入の際の射
影飛程(以下Rpと記す)が大きくなってしまう。又、
注入の際、チャネリングが起こる確率が高く、分布のテ
ールが深いところまで拡がってしまうという問題点があ
る。拡散係数も950℃の時、ヒ素に比べて4 X 1
0−”on”/ sと大きく、0.2μm程度の接合を
形成することは困難である。
は、ボロンの質量数が11と軽く、イオン注入の際の射
影飛程(以下Rpと記す)が大きくなってしまう。又、
注入の際、チャネリングが起こる確率が高く、分布のテ
ールが深いところまで拡がってしまうという問題点があ
る。拡散係数も950℃の時、ヒ素に比べて4 X 1
0−”on”/ sと大きく、0.2μm程度の接合を
形成することは困難である。
上述した問題点を解決するために、ボロンのイオン注入
を10keV以下の低エネルギで行うという方法がある
が、イオン注入装置の特性上、低エネルギで安定してビ
ームが得られないという欠点がある。又、注入エネルギ
を下げるとチャネリングの確率も高くなる。
を10keV以下の低エネルギで行うという方法がある
が、イオン注入装置の特性上、低エネルギで安定してビ
ームが得られないという欠点がある。又、注入エネルギ
を下げるとチャネリングの確率も高くなる。
上記の欠点を補うために、ボロンイオン単体の代わりに
BF、イオンを注入し、ボロンの実効エネルギを下げる
という方法がある。BF、の質量数は49であるので、
例えばBF、イオンを49ke■で注入すると単体ボロ
ンの担うエネルギは11/49で、ボロン単体を11k
eVで注入したものに相当する。
BF、イオンを注入し、ボロンの実効エネルギを下げる
という方法がある。BF、の質量数は49であるので、
例えばBF、イオンを49ke■で注入すると単体ボロ
ンの担うエネルギは11/49で、ボロン単体を11k
eVで注入したものに相当する。
しかしながら、上記方法においてもボロンを11keV
で注入することになるので、チャネリングの確率が高く
、分布のテールが深くまで拡がってしまい、接合が深く
なってしまうおそれがある。
で注入することになるので、チャネリングの確率が高く
、分布のテールが深くまで拡がってしまい、接合が深く
なってしまうおそれがある。
上記問題点を解決するために、ボロンあるいはBF、を
注入する前にシリコンあるいはゲルマニウムをイオン注
入して、表面領域をあらかじめ非晶質化しボロンあるい
はBF、注入の際のチャネリングを抑え、浅い接合を形
成しようとする試みがなされている(M、Kase、M
、Kimura、l(、Mori andT、Ogaw
a:Appl Phys、Lett、56(1990)
1231−1232)。
注入する前にシリコンあるいはゲルマニウムをイオン注
入して、表面領域をあらかじめ非晶質化しボロンあるい
はBF、注入の際のチャネリングを抑え、浅い接合を形
成しようとする試みがなされている(M、Kase、M
、Kimura、l(、Mori andT、Ogaw
a:Appl Phys、Lett、56(1990)
1231−1232)。
この方法に関し、シリコンまたはゲルマニウムイオンで
非晶質化する領域が、pn接合のできる深さよりも深い
、もしくは同程度の深さであれば、リーク電流が大きい
という欠点があり、非晶質化する領域をpn接合の深さ
よりも浅くすれば良好な接合特性が得られるという報告
がある(E。
非晶質化する領域が、pn接合のできる深さよりも深い
、もしくは同程度の深さであれば、リーク電流が大きい
という欠点があり、非晶質化する領域をpn接合の深さ
よりも浅くすれば良好な接合特性が得られるという報告
がある(E。
Landi and S、Solmi:5olid
5tate Electronics 29(
1986)118〜1187)。
5tate Electronics 29(
1986)118〜1187)。
しかし、非晶質領域を形成する際にシリコン注入を行う
とシリコンの質量数が28と比較的小さく、Rpが大き
くなり非晶質層が深くなってしまうという欠点がある。
とシリコンの質量数が28と比較的小さく、Rpが大き
くなり非晶質層が深くなってしまうという欠点がある。
ゲルマニウムやGeF、あるいはGeF、のイオン使用
が提案されているが、それらの質量数は、夫々74.1
12.131であるため非晶質層は比較的浅くなるが、
移動度の劣化等問題があり望ましくない。又、SiF、
やSiF、のイオンの使用も知られているが、更に大な
る質量数のイオンが望まれる。
が提案されているが、それらの質量数は、夫々74.1
12.131であるため非晶質層は比較的浅くなるが、
移動度の劣化等問題があり望ましくない。又、SiF、
やSiF、のイオンの使用も知られているが、更に大な
る質量数のイオンが望まれる。
(ハ)発明が解決しようとする課題
本発明は、ボロンやBFlのイオンを注入する際のチャ
ネリングを防止するための非晶質層を、pn接合の深さ
より浅く、かつ移動度の劣化をもたらすことはなく形成
し得る方法を提供するものである。
ネリングを防止するための非晶質層を、pn接合の深さ
より浅く、かつ移動度の劣化をもたらすことはなく形成
し得る方法を提供するものである。
(ニ)課題を解決するための手段
本発明方法の特徴は、シリコン基板表面にシリコンの塩
化物をイオン注入して基板表面を非晶質化した後、この
非晶質化領域に基板と反対の導電型の不純物イオンを注
入し、更に熱処理することにより注入イオンを活性化し
pn接合を形成することを特徴とする。
化物をイオン注入して基板表面を非晶質化した後、この
非晶質化領域に基板と反対の導電型の不純物イオンを注
入し、更に熱処理することにより注入イオンを活性化し
pn接合を形成することを特徴とする。
(ホ)作用
本発明による方法によれば、シリコンの塩化物、例えば
5iCI、5iC1,、S iC1zでは、その質量数
がそれぞれ65.102.139と重く1、Rpを小さ
くできるので、半導体基板の極表面のみを非晶質化する
ことができる。又、質量数が大きいので半導体基板を非
晶質化するのに必要な注入量(臨界注入量)が少なくて
すみ、又、同時に注入された塩素も後の熱処理で表面か
ら抜は易いという利点がある。
5iCI、5iC1,、S iC1zでは、その質量数
がそれぞれ65.102.139と重く1、Rpを小さ
くできるので、半導体基板の極表面のみを非晶質化する
ことができる。又、質量数が大きいので半導体基板を非
晶質化するのに必要な注入量(臨界注入量)が少なくて
すみ、又、同時に注入された塩素も後の熱処理で表面か
ら抜は易いという利点がある。
(へ)実施例
以下、本発明の実施例を第1図乃至第4図に従って製造
工程順に説明する。尚、本実施例では、MOSトランジ
スタが製造される。
工程順に説明する。尚、本実施例では、MOSトランジ
スタが製造される。
第1図に示す工程では、まず、N型の単結晶シリコン基
板(1)に素子分離領域(3)の形成を行う。この素子
分離領域(3)はシリコン基板(1)に溝を掘り絶縁幕
を埋め込んだり、あるいはいわゆるLOCO8法による
局部的酸化法により形成される。
板(1)に素子分離領域(3)の形成を行う。この素子
分離領域(3)はシリコン基板(1)に溝を掘り絶縁幕
を埋め込んだり、あるいはいわゆるLOCO8法による
局部的酸化法により形成される。
次に塩酸3%の酸素雰囲気中900℃で15分間熱処理
を行ない膜厚110人の酸化膜(4)を形成する。次い
で、低圧CV D (Low Pressure Ch
emicalVapor Deposition)法に
より、約3000人のポリシリコンを堆積し、ゲート電
極(2)を残してエツチング除去する。
を行ない膜厚110人の酸化膜(4)を形成する。次い
で、低圧CV D (Low Pressure Ch
emicalVapor Deposition)法に
より、約3000人のポリシリコンを堆積し、ゲート電
極(2)を残してエツチング除去する。
第2図に示す工程では、LSS理論に基づき、S iC
1sイオン(5)を加速エネルギ60K e V、ドー
ズ量1.OX x+)+4/c!n1の条件で前記半導
体基板に注入し、非晶質化領域(6)を得る。この非晶
質化領域(6)の深さは、100〜200人程度になる
形成3図に示す工程では、BF、イオンげ)を加速エネ
ルギ60K e V、ドーズ量1.OX 10”/am
’ノ条件で注入する。この際、ボロン単体の担うエネル
ギは13.5Keyで、Rpは約300人になり、pn
接合(8)のできる位置はRpより約1000人深く1
300人程度0ところである。
1sイオン(5)を加速エネルギ60K e V、ドー
ズ量1.OX x+)+4/c!n1の条件で前記半導
体基板に注入し、非晶質化領域(6)を得る。この非晶
質化領域(6)の深さは、100〜200人程度になる
形成3図に示す工程では、BF、イオンげ)を加速エネ
ルギ60K e V、ドーズ量1.OX 10”/am
’ノ条件で注入する。この際、ボロン単体の担うエネル
ギは13.5Keyで、Rpは約300人になり、pn
接合(8)のできる位置はRpより約1000人深く1
300人程度0ところである。
第4図に示す最終工程では、N2雰囲気中600℃で熱
拡散を抑えながら、非晶質化領域(6)を固相エピタキ
シャル成長させて結晶化させる。続いてボロン注入領域
のボロンを電気的に活性化させるためにN2雰囲気中で
、1000℃、10秒の急速熱アニーリングを行い、P
型導電層(9)を形成し、夫々ソース、ドレイン領域と
する。
拡散を抑えながら、非晶質化領域(6)を固相エピタキ
シャル成長させて結晶化させる。続いてボロン注入領域
のボロンを電気的に活性化させるためにN2雰囲気中で
、1000℃、10秒の急速熱アニーリングを行い、P
型導電層(9)を形成し、夫々ソース、ドレイン領域と
する。
上述の実施例ではシリコン基板を非晶質化させるために
、S iC1sイオンを注入したが、5iC1やS i
C1tのイオンを注入しても良い。更に、P型シリコン
基板を用いた場合には、導電層(9)に形成するために
、リンを注入しても、同様に浅いPN接合が得られる。
、S iC1sイオンを注入したが、5iC1やS i
C1tのイオンを注入しても良い。更に、P型シリコン
基板を用いた場合には、導電層(9)に形成するために
、リンを注入しても、同様に浅いPN接合が得られる。
(ト)発明の効果
本発明の半導体装置製造方法によれば、0.2μm以下
の浅いpn接合を移動度の低下を伴うことなく形成する
ことができるので、微細な素子の特性を著しく向上でき
るものである。
の浅いpn接合を移動度の低下を伴うことなく形成する
ことができるので、微細な素子の特性を著しく向上でき
るものである。
更に、本発明によれば、非晶質化のためのイオン注入が
質量の大きいイオンを用いて行われるため、そのドーズ
量が少なくてすみ、工程時間の短縮を図れる。
質量の大きいイオンを用いて行われるため、そのドーズ
量が少なくてすみ、工程時間の短縮を図れる。
第1図乃至第4図は、本発明の実施例方法を示す工程別
断面図である。
断面図である。
Claims (1)
- (1)シリコン基板表面にシリコンの塩化物をイオン注
入して基板表面を非晶質化した後、この非晶質化領域に
基板と反対の導電型の不純物イオンを注入し、更に熱処
理することにより注入イオンを活性化しpn接合を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33229590A JPH04196525A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33229590A JPH04196525A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04196525A true JPH04196525A (ja) | 1992-07-16 |
Family
ID=18253369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33229590A Pending JPH04196525A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04196525A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07111251A (ja) * | 1993-10-12 | 1995-04-25 | Nippondenso Co Ltd | 不純物の活性化方法 |
US6372591B1 (en) | 1997-12-03 | 2002-04-16 | Nec Corporation | Fabrication method of semiconductor device using ion implantation |
JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
JP2012506132A (ja) * | 2008-10-02 | 2012-03-08 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 埋め込みプロセスの温度調整方法 |
-
1990
- 1990-11-28 JP JP33229590A patent/JPH04196525A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07111251A (ja) * | 1993-10-12 | 1995-04-25 | Nippondenso Co Ltd | 不純物の活性化方法 |
US6372591B1 (en) | 1997-12-03 | 2002-04-16 | Nec Corporation | Fabrication method of semiconductor device using ion implantation |
JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
JP2012506132A (ja) * | 2008-10-02 | 2012-03-08 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 埋め込みプロセスの温度調整方法 |
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