JPH05275693A - Ｍｏｓ型ｆｅｔの製造方法 - Google Patents
Ｍｏｓ型ｆｅｔの製造方法Info
- Publication number
- JPH05275693A JPH05275693A JP6726692A JP6726692A JPH05275693A JP H05275693 A JPH05275693 A JP H05275693A JP 6726692 A JP6726692 A JP 6726692A JP 6726692 A JP6726692 A JP 6726692A JP H05275693 A JPH05275693 A JP H05275693A
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- JP
- Japan
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- gate electrode
- drain
- source
- impurity
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Abstract
(57)【要約】 （修正有）
【目的】 Ｐ型埋込領域を斜めインプラで形成すること
により、微細化されたゲート電極を有するＭＯＳＦＥＴ
の耐圧を増大すること。 【構成】 ゲート電極１６を形成したウェハ上方から斜
め方向にボロンＢをイオン注入することによりドレイン
側ゲート電極１６下部に埋込領域１８を形成する。ソー
ス領域２１へはゲート電極１６の陰になるようにしてマ
スクする。垂直方向にリンＰをイオン注入してソース領
域２１とドレイン領域２２を形成する。ドレイン領域２
２は、斜めインプラしたボロンＢと不純物を相殺させ
て、空乏層が拡がり易い構造とする。
により、微細化されたゲート電極を有するＭＯＳＦＥＴ
の耐圧を増大すること。 【構成】 ゲート電極１６を形成したウェハ上方から斜
め方向にボロンＢをイオン注入することによりドレイン
側ゲート電極１６下部に埋込領域１８を形成する。ソー
ス領域２１へはゲート電極１６の陰になるようにしてマ
スクする。垂直方向にリンＰをイオン注入してソース領
域２１とドレイン領域２２を形成する。ドレイン領域２
２は、斜めインプラしたボロンＢと不純物を相殺させ
て、空乏層が拡がり易い構造とする。
Description
【０００１】
【産業上の利用分野】本発明はチャンネルと同導電型の
埋込領域を備えたＭＯＳＦＥＴの製造方法に関する。
埋込領域を備えたＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】一般にＭＯＳＦＥＴのソース・ドレイン
領域はゲート電極をマスクとしたセルフアライン方式に
よって行われている。然し、各種ドライバー用デバイス
や高周波デバイス等では、ソース・ドレイン間耐圧（Ｖ
DSS）を増大するためにドレイン側に低濃度のオフセッ
ト領域を設けたものが知られている。
領域はゲート電極をマスクとしたセルフアライン方式に
よって行われている。然し、各種ドライバー用デバイス
や高周波デバイス等では、ソース・ドレイン間耐圧（Ｖ
DSS）を増大するためにドレイン側に低濃度のオフセッ
ト領域を設けたものが知られている。
【０００３】図７と図８は、上記オフセット領域を備え
たＭＯＳＦＥＴの製造方法を示す断面図である。図に従
ってその製造方法の一例を説明する。先ずＰ型シリコン
基板（１）上に数百Å程度のゲート酸化膜（２）を介し
てゲート長４μ以上、厚さ１．０μ程度のポリシリコン
層から成るゲート電極（３）を形成し、ゲート電極
（３）をマスクの一部としてオフセット領域（４）を形
成するリン（Ｐ）をイオン注入する（図７）。
たＭＯＳＦＥＴの製造方法を示す断面図である。図に従
ってその製造方法の一例を説明する。先ずＰ型シリコン
基板（１）上に数百Å程度のゲート酸化膜（２）を介し
てゲート長４μ以上、厚さ１．０μ程度のポリシリコン
層から成るゲート電極（３）を形成し、ゲート電極
（３）をマスクの一部としてオフセット領域（４）を形
成するリン（Ｐ）をイオン注入する（図７）。
【０００４】次いでゲート電極（３）の一部とオフセッ
ト領域（４）となる領域をレジストパターン（５）で被
覆し、再度上方からソース・ドレイン領域（６）を形成
するリン（Ｐ）をイオン注入する（図８）。その後、レ
ジストパターン（５）を除去して基板（１）全体に熱処
理を処すと、ドレイン側にＮ型のオフセット領域（４）
が形成されたＮ−Ｎ+構造となる。尚、Ｎ−Ｎ+構造を持
つＭＯＳＦＥＴ構造は、例えば特開平０２−８２６２７
号に記載されている。
ト領域（４）となる領域をレジストパターン（５）で被
覆し、再度上方からソース・ドレイン領域（６）を形成
するリン（Ｐ）をイオン注入する（図８）。その後、レ
ジストパターン（５）を除去して基板（１）全体に熱処
理を処すと、ドレイン側にＮ型のオフセット領域（４）
が形成されたＮ−Ｎ+構造となる。尚、Ｎ−Ｎ+構造を持
つＭＯＳＦＥＴ構造は、例えば特開平０２−８２６２７
号に記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
ＦＥＴの高周波特性は主にゲート電極（３）直下の実効
チャンネル長に大きく左右され、前記高周波特性を改善
するためにはゲート電極（３）の微細化が不可欠とな
る。すると、ゲート電極（３）の一部をレジストパター
ン（５）で被覆する工程（図８）において、ゲート電極
（３）とレジストパターン（５）との位置合せが困難に
なる欠点があった。また、ゲート電極（３）を微細化す
るに伴って、オフセット領域（４）から伸びた空乏層が
ソース領域（６）に達するパンチスルーが生じ易くなる
欠点があった。
ＦＥＴの高周波特性は主にゲート電極（３）直下の実効
チャンネル長に大きく左右され、前記高周波特性を改善
するためにはゲート電極（３）の微細化が不可欠とな
る。すると、ゲート電極（３）の一部をレジストパター
ン（５）で被覆する工程（図８）において、ゲート電極
（３）とレジストパターン（５）との位置合せが困難に
なる欠点があった。また、ゲート電極（３）を微細化す
るに伴って、オフセット領域（４）から伸びた空乏層が
ソース領域（６）に達するパンチスルーが生じ易くなる
欠点があった。
【０００６】
【課題を解決するための手段】本発明は上述した従来の
欠点に鑑み成されたもので、シリコン基板上にゲート電
極を形成する工程と、ウェハに対して斜め方向からイオ
ン注入を行うことにより、ドレイン側に選択的にＰ型の
埋込領域を形成する工程と、ウェハに対して垂直方向に
Ｎ型不純物をイオン注入する工程と、熱処理を加えてチ
ャンネル部のドレイン近傍にＰ型埋込領域を拡散形成す
ると共に、Ｐ型不純物とＮ型不純物を相殺させてドレイ
ン領域をソース領域より低濃度にするオフセット領域を
形成する工程とを具備することにより、従来の欠点を解
消したＭＯＳＦＥＴの製造方法を提供するものである。
欠点に鑑み成されたもので、シリコン基板上にゲート電
極を形成する工程と、ウェハに対して斜め方向からイオ
ン注入を行うことにより、ドレイン側に選択的にＰ型の
埋込領域を形成する工程と、ウェハに対して垂直方向に
Ｎ型不純物をイオン注入する工程と、熱処理を加えてチ
ャンネル部のドレイン近傍にＰ型埋込領域を拡散形成す
ると共に、Ｐ型不純物とＮ型不純物を相殺させてドレイ
ン領域をソース領域より低濃度にするオフセット領域を
形成する工程とを具備することにより、従来の欠点を解
消したＭＯＳＦＥＴの製造方法を提供するものである。
【０００７】
【作用】本発明によれば、ドレイン側のチャンネル領域
にＰ型の埋込領域（１８）を有するので、Ｎ型ドレイン
領域（２２）と基板（１１）とのＰＮ接合から拡がる空
乏層の拡がりを抑制し、短チャンネルＭＯＳＦＥＴ特有
のソース・ドレイン間のパンチスルーを防止する。ま
た、Ｐ型不純物とＮ型不純物とを相殺させることでドレ
イン領域（２２）の実質的な不純物濃度をソース領域
（２１）のそれより低下できる。そのためドレイン領域
（２２）側に空乏層が拡がり易い構造となる。
にＰ型の埋込領域（１８）を有するので、Ｎ型ドレイン
領域（２２）と基板（１１）とのＰＮ接合から拡がる空
乏層の拡がりを抑制し、短チャンネルＭＯＳＦＥＴ特有
のソース・ドレイン間のパンチスルーを防止する。ま
た、Ｐ型不純物とＮ型不純物とを相殺させることでドレ
イン領域（２２）の実質的な不純物濃度をソース領域
（２１）のそれより低下できる。そのためドレイン領域
（２２）側に空乏層が拡がり易い構造となる。
【０００８】
【実施例】以下に本発明の一実施例をｎチャンネルＭＯ
ＳＦＥＴを例にして詳細に説明する。図１〜図６はその
製造方法を説明するために主たる工程を順に示す断面図
である。先ず図１を参照して、裏面にＰ+層を有するＰ
型シリコン基板（１１）の表面に周知の拡散技術によっ
てチップの周辺部分を囲むＰ+型のアニュラリング層
（１２）を形成し、次いで同様にＮ++型のコンタクト領
域（１３）を形成する。（１４）は酸化膜である。
ＳＦＥＴを例にして詳細に説明する。図１〜図６はその
製造方法を説明するために主たる工程を順に示す断面図
である。先ず図１を参照して、裏面にＰ+層を有するＰ
型シリコン基板（１１）の表面に周知の拡散技術によっ
てチップの周辺部分を囲むＰ+型のアニュラリング層
（１２）を形成し、次いで同様にＮ++型のコンタクト領
域（１３）を形成する。（１４）は酸化膜である。
【０００９】図２を参照して、基板（１１）上の能動領
域となる部分の酸化膜（１４）を除去し、露出したシリ
コン表面を熱酸化することにより膜厚が数百Åのゲート
酸化膜（１５）を形成する。しきい値電圧（Ｖｔ）をコ
ントロールするためのイオンを注入を処し、ゲート酸化
膜（１５）上に膜厚が１．０〜２．０μのポリシリコン
層をＣＶＤ堆積する。ポリシリコン層を不純物ドープ
し、周知のホトリソ工程によってポリシリコン層をパタ
ーニングしてゲート電極（１６）を形成する。
域となる部分の酸化膜（１４）を除去し、露出したシリ
コン表面を熱酸化することにより膜厚が数百Åのゲート
酸化膜（１５）を形成する。しきい値電圧（Ｖｔ）をコ
ントロールするためのイオンを注入を処し、ゲート酸化
膜（１５）上に膜厚が１．０〜２．０μのポリシリコン
層をＣＶＤ堆積する。ポリシリコン層を不純物ドープ
し、周知のホトリソ工程によってポリシリコン層をパタ
ーニングしてゲート電極（１６）を形成する。
【００１０】図３を参照して、ソースとドレインをＳ−
Ｄ−Ｓと交互に形成するため、先ずゲート電極（１６）
の一方を被覆するように通常のホトリソ技術によりホト
レジスト層（１７）を形成する。そしてウェハ上方から
斜め方向にボロン（Ｂ）をイオン注入する。この工程
で、ドレイン側にはボロン（Ｂ）が注入されてゲート電
極（１６）の下部にまで延在する埋込領域（１８）が形
成され、ソース側はゲート電極（１６）の陰になってボ
ロン（Ｂ）が注入されない。本実施例では、ボロン
（Ｂ）のイオン注入の角度をウェハの垂直方向に対して
２０〜４０°の角度とし、３０〜４０ｋｅＶ、１０13ｃ
ｍ-2程度のドーズ量で行った。尚、ボロン（Ｂ）はゲー
ト酸化膜（１５）を貫通させて、シリコンの表面近傍に
注入されるように加速電圧を調整する。また前記斜め方
向のイオン注入において、コンタクト領域（１３）にボ
ロン（Ｂ）が注入されても不純物濃度に差があるので、
特に支障（例えば、Ａｌ電極とのバリア形成）はない。
Ｄ−Ｓと交互に形成するため、先ずゲート電極（１６）
の一方を被覆するように通常のホトリソ技術によりホト
レジスト層（１７）を形成する。そしてウェハ上方から
斜め方向にボロン（Ｂ）をイオン注入する。この工程
で、ドレイン側にはボロン（Ｂ）が注入されてゲート電
極（１６）の下部にまで延在する埋込領域（１８）が形
成され、ソース側はゲート電極（１６）の陰になってボ
ロン（Ｂ）が注入されない。本実施例では、ボロン
（Ｂ）のイオン注入の角度をウェハの垂直方向に対して
２０〜４０°の角度とし、３０〜４０ｋｅＶ、１０13ｃ
ｍ-2程度のドーズ量で行った。尚、ボロン（Ｂ）はゲー
ト酸化膜（１５）を貫通させて、シリコンの表面近傍に
注入されるように加速電圧を調整する。また前記斜め方
向のイオン注入において、コンタクト領域（１３）にボ
ロン（Ｂ）が注入されても不純物濃度に差があるので、
特に支障（例えば、Ａｌ電極とのバリア形成）はない。
【００１１】図４を参照して、ホトレジスト層（１７）
を除去して今度はゲート電極（１６）の他方をホトレジ
スト層（１９）で被覆し、先の工程とは逆の斜め方向に
ボロン（Ｂ）をイオン注入して埋込領域（１８）を形成
する。注入角度、加速電圧、およびドーズ量は先の工程
と同じである。図５を参照して、ホトレジスト層（１
９）を変更して能動領域以外を被覆するホトレジスト層
（２０）を形成し、垂直方向に例えばリン（Ｐ）をイオ
ン注入してソース・ドレイン領域（２１）（２２）を形
成する。条件は６０〜１００ｋｅＶ、ドーズ量は先のボ
ロン（Ｂ）を相殺できるように１０13ｃｍ-2程度とし
た。ボロン（Ｂ）が斜め方向であるのに対し、リン
（Ｐ）のイオン注入は垂直方向であるので、ゲート電極
（１６）下部の埋込領域（１８）は相殺されない。ま
た、本工程のイオン注入は、ゲート酸化膜（１５）を貫
通してボロン（Ｂ）より深く注入されるような加速電圧
で行う。
を除去して今度はゲート電極（１６）の他方をホトレジ
スト層（１９）で被覆し、先の工程とは逆の斜め方向に
ボロン（Ｂ）をイオン注入して埋込領域（１８）を形成
する。注入角度、加速電圧、およびドーズ量は先の工程
と同じである。図５を参照して、ホトレジスト層（１
９）を変更して能動領域以外を被覆するホトレジスト層
（２０）を形成し、垂直方向に例えばリン（Ｐ）をイオ
ン注入してソース・ドレイン領域（２１）（２２）を形
成する。条件は６０〜１００ｋｅＶ、ドーズ量は先のボ
ロン（Ｂ）を相殺できるように１０13ｃｍ-2程度とし
た。ボロン（Ｂ）が斜め方向であるのに対し、リン
（Ｐ）のイオン注入は垂直方向であるので、ゲート電極
（１６）下部の埋込領域（１８）は相殺されない。ま
た、本工程のイオン注入は、ゲート酸化膜（１５）を貫
通してボロン（Ｂ）より深く注入されるような加速電圧
で行う。
【００１２】図６を参照して、ホトレジスト層（２０）
を除去した後全面をＣＶＤ酸化膜で被覆し、ＣＶＤ酸化
膜のベーキングを兼ねてイオン注入した不純物の活性化
と拡散を行う。この拡散によりゲート電極（１６）の両
側にＮ型のソース領域（２１）とドレイン領域（２２）
が形成され、ゲート電極（１６）の下部にはドレイン領
域（２２）に境を接するＰ型の埋込領域（１８）が形成
される。ドレイン領域（２２）は、斜め方向に注入され
たボロン（Ｂ）と同等かそれより若干深く拡散され、且
つ不純物を相殺してＮ型拡散領域に導電型を反転させ
る。相殺した結果、ドレイン領域（２２）の不純物濃度
はソース領域（２１）のそれより小となり、空乏層が拡
がり易い領域となる。この相殺された領域が所謂従来の
オフセット領域と同等の作用をなす。
を除去した後全面をＣＶＤ酸化膜で被覆し、ＣＶＤ酸化
膜のベーキングを兼ねてイオン注入した不純物の活性化
と拡散を行う。この拡散によりゲート電極（１６）の両
側にＮ型のソース領域（２１）とドレイン領域（２２）
が形成され、ゲート電極（１６）の下部にはドレイン領
域（２２）に境を接するＰ型の埋込領域（１８）が形成
される。ドレイン領域（２２）は、斜め方向に注入され
たボロン（Ｂ）と同等かそれより若干深く拡散され、且
つ不純物を相殺してＮ型拡散領域に導電型を反転させ
る。相殺した結果、ドレイン領域（２２）の不純物濃度
はソース領域（２１）のそれより小となり、空乏層が拡
がり易い領域となる。この相殺された領域が所謂従来の
オフセット領域と同等の作用をなす。
【００１３】その後、前記ＣＶＤ酸化膜にコンタクトホ
ールを開孔し、アルミの蒸着とホトエッチングにより各
電極を形成する。ソース電極（２３）はソース側のコン
タクト領域（１３）とアニュラリング領域（１２）との
両方にオーミックコンタクトして基板バイアスを与え、
ドレイン電極（２４）はドレイン側のコンタクト領域
（１３）にコンタクトする。
ールを開孔し、アルミの蒸着とホトエッチングにより各
電極を形成する。ソース電極（２３）はソース側のコン
タクト領域（１３）とアニュラリング領域（１２）との
両方にオーミックコンタクトして基板バイアスを与え、
ドレイン電極（２４）はドレイン側のコンタクト領域
（１３）にコンタクトする。
【００１４】以上に説明した本発明の製造方法によれ
ば、先ず構造的にゲート電極（１６）下部のドレイン近
傍にＰ型の埋込領域（１８）を具備するトランジスタ構
造を提供できる。この埋込領域（１８）は、基板（１
１）より高不純物濃度を有するので、ドレイン領域（２
２）と基板（１１）とのＰＮ接合から生じる空乏層の拡
大を抑制する。そのため、前記空乏層がソース領域（２
１）に達するパンチスルー現象を抑制でき、耐圧を増加
できるので、その分をゲート電極（１６）の微細化に寄
与できる。
ば、先ず構造的にゲート電極（１６）下部のドレイン近
傍にＰ型の埋込領域（１８）を具備するトランジスタ構
造を提供できる。この埋込領域（１８）は、基板（１
１）より高不純物濃度を有するので、ドレイン領域（２
２）と基板（１１）とのＰＮ接合から生じる空乏層の拡
大を抑制する。そのため、前記空乏層がソース領域（２
１）に達するパンチスルー現象を抑制でき、耐圧を増加
できるので、その分をゲート電極（１６）の微細化に寄
与できる。
【００１５】また、ドレイン領域（２２）に重ねてボロ
ン（Ｂ）をイオン注入してあるので、Ｐ型不純物がＮ型
不純物を相殺し、ドレイン領域（２２）の実質的な不純
物濃度を低減する。従って、前記空乏層をドレイン領域
（２２）側に拡げ易い構造となり、ＭＯＳＦＥＴの耐圧
（ＶDSS）を増大できる。製造方法的には、斜めイオン
注入を利用することにより、レジストマスクが不要なの
で、微細化した（一例として１μ以下）ゲート電極（１
６）であってもセルフアライン的に埋込領域（１８）を
形成できる。
ン（Ｂ）をイオン注入してあるので、Ｐ型不純物がＮ型
不純物を相殺し、ドレイン領域（２２）の実質的な不純
物濃度を低減する。従って、前記空乏層をドレイン領域
（２２）側に拡げ易い構造となり、ＭＯＳＦＥＴの耐圧
（ＶDSS）を増大できる。製造方法的には、斜めイオン
注入を利用することにより、レジストマスクが不要なの
で、微細化した（一例として１μ以下）ゲート電極（１
６）であってもセルフアライン的に埋込領域（１８）を
形成できる。
【００１６】
【発明の効果】以上に説明した通り、本発明によれば、
ドレイン側のゲート電極（１６）下部にＰ型の埋込領域
（１８）を設けることにより空乏層のパンチスルー現象
を抑制して耐圧を増大できるので、ゲート電極（１６）
の微細化に対応できる利点を有する。また、埋込領域
（１８）形成用不純物によってドレイン領域（２２）の
不純物濃度を相殺するので、空乏層がドレイン領域（２
２）側に拡がり易い構造となり、ソース・ドレイン耐圧
を増大できる他、ソース・ドレイン間容量を低減でき
る。また、相殺させることでドレイン領域（２２）の接
合深さを浅くできるので、横拡散を少くでき、ゲート・
ドレイン間のオーバーラップによる容量を減少でき、ミ
ラー効果を低減することもできる。さらに、斜め方向の
イオン注入によって埋込領域（１８）形成用のホトマス
クを削減できるので、微細化したゲート電極（１６）に
も十分対応できる利点をも有する。
ドレイン側のゲート電極（１６）下部にＰ型の埋込領域
（１８）を設けることにより空乏層のパンチスルー現象
を抑制して耐圧を増大できるので、ゲート電極（１６）
の微細化に対応できる利点を有する。また、埋込領域
（１８）形成用不純物によってドレイン領域（２２）の
不純物濃度を相殺するので、空乏層がドレイン領域（２
２）側に拡がり易い構造となり、ソース・ドレイン耐圧
を増大できる他、ソース・ドレイン間容量を低減でき
る。また、相殺させることでドレイン領域（２２）の接
合深さを浅くできるので、横拡散を少くでき、ゲート・
ドレイン間のオーバーラップによる容量を減少でき、ミ
ラー効果を低減することもできる。さらに、斜め方向の
イオン注入によって埋込領域（１８）形成用のホトマス
クを削減できるので、微細化したゲート電極（１６）に
も十分対応できる利点をも有する。
【図１】本発明を説明するための第１の断面図である。
【図２】本発明を説明するための第２の断面図である。
【図３】本発明を説明するための第３の断面図である。
【図４】本発明を説明するための第４の断面図である。
【図５】本発明を説明するための第５の断面図である。
【図６】本発明を説明するための第６の断面図である。
【図７】従来例を説明するための第１の断面図である。
【図８】従来例を説明するための第２の断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板のチャンネル領域
上にゲート絶縁膜を介してゲート電極を形成する工程、 前記ゲート電極の上方からソース側を前記ゲート電極の
肩部で遮るように斜め方向にイオン注入することによ
り、ドレイン側及び前記チャンネル部のドレイン近傍に
一導電型の不純物をイオン注入する工程と、 前記ゲート電極の上方から垂直方向にソース・ドレイン
領域を形成する逆導電型の不純物をイオン注入する工程
と、 基板全体を熱処理して、前記斜め方向にイオン注入した
不純物により前記チャンネル領域のドレイン近傍に一導
電型の埋込領域を形成し、同時に前記一導電型の不純物
と前記逆導電型の不純物を相殺して前記ドレイン領域の
不純物濃度を前記ソース領域の不純物濃度より低減した
ことを特徴とするＭＯＳ型ＦＥＴの製造方法。 - 【請求項２】 前記ドレイン領域の拡散深さと前記埋込
領域の拡散深さが同等であることを特徴とする請求項１
記載のＭＯＳ型ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6726692A JPH05275693A (ja) | 1992-03-25 | 1992-03-25 | Ｍｏｓ型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6726692A JPH05275693A (ja) | 1992-03-25 | 1992-03-25 | Ｍｏｓ型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275693A true JPH05275693A (ja) | 1993-10-22 |
Family
ID=13339992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6726692A Pending JPH05275693A (ja) | 1992-03-25 | 1992-03-25 | Ｍｏｓ型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275693A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0763855A2 (en) * | 1995-09-18 | 1997-03-19 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
| JP2006032930A (ja) * | 2004-06-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | ドーピング装置 |
| WO2006072575A2 (en) * | 2005-01-06 | 2006-07-13 | Infineon Technologies Ag | Ldmos transistor |
| JP2008235407A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2011138886A (ja) * | 2009-12-28 | 2011-07-14 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-03-25 JP JP6726692A patent/JPH05275693A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0763855A2 (en) * | 1995-09-18 | 1997-03-19 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
| EP0763855A3 (en) * | 1995-09-18 | 1998-10-21 | Texas Instruments Incorporated | Asymmetrical FET and method of fabrication |
| JP2006032930A (ja) * | 2004-06-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | ドーピング装置 |
| WO2006072575A2 (en) * | 2005-01-06 | 2006-07-13 | Infineon Technologies Ag | Ldmos transistor |
| WO2006072575A3 (en) * | 2005-01-06 | 2007-01-11 | Infineon Technologies Ag | Ldmos transistor |
| US7365402B2 (en) | 2005-01-06 | 2008-04-29 | Infineon Technologies Ag | LDMOS transistor |
| JP2008235407A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2011138886A (ja) * | 2009-12-28 | 2011-07-14 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| US8637938B2 (en) | 2009-12-28 | 2014-01-28 | Fujitsu Semiconductor Limited | Semiconductor device with pocket regions and method of manufacturing the same |
| US9018067B2 (en) | 2009-12-28 | 2015-04-28 | Fujitsu Semiconductor Limited | Semiconductor device with pocket regions and method of manufacturing the same |
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