JPH0761001B2 - ドライバ回路 - Google Patents

ドライバ回路

Info

Publication number
JPH0761001B2
JPH0761001B2 JP2123223A JP12322390A JPH0761001B2 JP H0761001 B2 JPH0761001 B2 JP H0761001B2 JP 2123223 A JP2123223 A JP 2123223A JP 12322390 A JP12322390 A JP 12322390A JP H0761001 B2 JPH0761001 B2 JP H0761001B2
Authority
JP
Japan
Prior art keywords
transistor
voltage
output
driver circuit
reference potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2123223A
Other languages
English (en)
Other versions
JPH0319425A (ja
Inventor
チヤールズ・カロリイ・エーデリイー
テイモシイー・パターソン・リイード
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン filed Critical インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Publication of JPH0319425A publication Critical patent/JPH0319425A/ja
Publication of JPH0761001B2 publication Critical patent/JPH0761001B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はドライバ回路に関し、具体的にはドライバ回路
と相互接続された伝送線との間のインピーダンスの不整
合をほとんどまたは全くなくすることを目的とする、伝
送線等のチップ外のネットワークまたは回路に接続され
た、相補型金属酸化物半導体（CMOS）技術によるプッシ
ュ・プル型のドライバ回路に関するものである。
B.従来の技術 既知のCMOSドライバ回路またはバッファ回路は、ドライ
バ回路の出力段で、デバイスやトランジスタが制御され
る方式の結果、および製造プロセス、温度、供給電圧の
変動等により、その出力インピーダンスが比較的大きく
変動する。これらのドライバ回路が伝送線に接続される
と、インピーダンスの不整合を生じ、著しい電圧反射お
よび電圧のオーバシュートやアンダシュートの問題が発
生する。このような状況では、システムの性能が悪影響
を受ける。
従来技術では、米国特許第4612466号明細書は、増幅手
段と、出力段と増幅手段との間に結合された、増幅手段
の信号伝達特性を出力段の出力電圧の関数として変化さ
せて、回路の応答速度を増大させるためのフィ−ドバッ
ク手段とを有する、CMOSドライバ回路を開示している。
米国特許第4542310号明細書には、動作速度を高め効率
を改善するため、プルアップ・トランジスタと、プルア
ップ・トランジスタの制御電極に完全に放電する事前充
電されたブートストラップ・キャパシタとを含む、CMOS
ドライバ回路が開示されている。
米国防衛公開第955006号明細書は、CMOS出力インバータ
を制御するため、回路の出力からＰチャネル・トランジ
スタおよびＮチャネル・トランジスタへフィードバック
を行なうという、遅延回路を開示している。
IBMテクニカル・ディスクロージャ・ブルテン（IBM Tec
hnical Disclosure Bulletin）、Vol.25、No.7A（1982
年12月）、p.3505には、分圧器として機能し、ドライバ
のプルダウン・デバイスの最適動作電圧をもたらす、第
１および第２のデプリーション・デバイスを有するドラ
イバが開示されている。プルダウン・デバイスは、ドラ
イバの出力段から、第１および第２のデプリーション・
デバイスの一方の制御電圧へ正のフィードバックを行な
う。プルダウン・デバイスのドレインの可変電圧は、他
方のデプリーション・デバイスを出力負荷と直列に付加
することにより、可変電流に変換される。
C.発明が解決しようとする課題 本発明の目的は、ドライバ回路の出力段のデバイスのチ
ャネル抵抗を適切に制御することにより、ドライビング
・インピーダンスの精度の許容誤差を改善した、従来よ
り簡単な高性能のドライバ回路を提供することにある。
D.課題を解決するための手段 本発明によれば、プッシュプル型のドライバ回路及び非
プッシュプル型のドライバ回路が提供される。
非プッシュプル型のドライバ回路は、第１および第２の
基準電位点を備えた電圧源と、第１の導電型の第１のト
ランジスタとを含む出力段を有し、第１のトランジスタ
が出力端子と第１および第２の基準電位点の一方との間
に結合され、出力端子と第１および第２の基準電位点の
地方との間にインピーダンスが結合されて成る通常の典
型的ドライバ回路において、それぞれ第２の導電型を有
する第２および第３のトランジスタを有する分圧器が第
１と第２の基準電位点の間に結合され、第２と第３のト
ランジスタの間の共通接続点は第１のトランジスタの制
御電極に接続され、上記第１のトランジスタの制御電極
に第１の導電他の第４のトランジスタが接続され、入力
端子は第２および第４のトランジスタの制御電極に接続
され、出力端子は第３のトランジスタの制御電極に接続
されていることを特徴とする。
本発明のドライバ回路のプッシュ・プル配置構成では、
出力段が上記第１のトランジスタに加えて、出力端子と
第１及び第２の基準電位点の他方との間に接続された第
２の導電型の第２のトランジスタを含む通常の典型的プ
ッシュプル型のドライバ回路において、 ドライバ回路はさらに、上記第１の基準電位点と第２の
基準電位点との間に配設された第３および第４のトラン
ジスタを含み、上記第３および第４のトランジスタがそ
れぞれ上記第２の導電型で、上記第３のトランジスタと
第４のトランジスタとの間の共通接続点が上記第１のト
ランジスタの制御電極に結合されている、第１の分圧器
と 上記第１の基準電位点と第２の基準電位点との間に配設
された第５および第６のトランジスタを含み、上記第５
および第６のトランジスタがそれぞれ上記第１の導電型
で、上記第５のトランジスタと第６のトランジスタとの
間の共通接続点が上記第２のトランジスタの制御電極に
結合されている、第２の分圧器と、 上記第１のトランジスタの制御電極に接続された第１の
導電型の第７のトランジスタと、 上記第２のトランジスタの制御電極に接続された第２の
導電型の第８のトランジスタと、 入力電圧を、上記第４、第５、第７および第８のトラン
ジスタの制御電極に印加する手段と、 上記出力端子を、上記第３のトランジスタの制御電極お
よび上記第６のトランジスタの制御電極と結合する手段
と、 より成ることを特徴とする。
E.実施例 第２図に、従来のCMOS技術による既知のドライバ回路ま
たはバッファ回路の回路図を示す。図のCMOS回路は、対
角線を引いた長方形で示すＰチャネル電界効果トランジ
スタと、その長方形の一辺に隣接した平行線で示すゲー
トまたは制御電極、および対角線のない長方形で示すＮ
チャネル電界効果トランジスタと、その長方形の一辺に
隣接した平行線で示すゲートまたは制御電極を有する。
第２図に示した既知のドライバ回路またはバッファ回路
は、入力端子INと、第１の基準電位点を正電圧端子VDD
とし、第２の基準電位点をアースとする、電圧源に接続
され直列に配置されたＰチャネルおよびＮチャネル電界
効果トランジスタを有する第１のCMOSインバータI1とを
含み、Ｎチャネル電界効果トランジスタは、Ｐチャネル
電界効果トランジスタと大地の間に配設されている。ノ
ードN1で示す出力は、上記２つのトランジスタの間の共
通点にある。この既知のドライバ回路はまた、第１と第
２の基準電位点の間に結合され、直列に配置されたＰチ
ャネルおよびＮチャネル電界効果トランジスタを有する
第２のCMOSインバータI2を含み、その入力は第１のイン
バータI1の出力ノードN1に接続され、第２のインバータ
I2の出力は出力端子OUTに接続されている。
周知のように、この従来技術によるCOMSドライバ回路
は、第２すなわち出力インバータI2のＰチャネルおよび
Ｎチャネル電界効果トランジスタが制御される方式のせ
いで、また製造プロセス、温度、および供給電圧の変動
により、その出力インピーダンスの変動が比較的大き
い。第３図のグラフは、入力端子INの電圧が0V、すなわ
ち入力端子が接地されているときの、出力端子OUTに接
続された伝送線に印加される外部電圧に対してプロット
した、既知のドライバ出力インピーダンスの変動を破線
Ａで示す。この場合、伝送線のインピーダンスは40℃で
あり、第２図の既知のドライバ回路は、40℃の整合イン
ピーダンスを持つように設計されていると仮定する。第
３図からわかるように、この既知のドライバ回路では、
出力インピーダンスは、伝送線に印加される外部電圧が
約3.5Vのときだけ、伝送線のインピーダンスと一致す
る。インピーダンスが400℃の伝送線の電圧が0Vの場
合、この既知のドライバ回路の出力インピーダンスはわ
ずか約30Ωとなり、伝送線と既知のドライバ回路のイン
ピーダンスの間に不整合が生じ、伝送線における好まし
くない電圧反射の原因となる。この既知のドライバ回路
におけるこのような出力インピーダンスの低下は、第２
のインバータI2のＮチャネル・デバイスのゲート電圧が
高く、伝送線およびこのＮチャネル・デバイスのドレイ
ン電圧が低いために生じる。やはり第３図の曲線Ａから
わかるように、インピーダンスが40Ωの伝送線の電圧が
＋5Vの場合、既知のドライバ回路の出力インピーダンス
は約50Ωと高くなり、この場合も、伝送線と既知のドラ
イバ回路のインピーダンスの間に不整合が生じ、やはり
伝送線における好ましくない電圧反射の原因となる。既
知のドライバ回路におけるこのような出力インピーダン
スの上昇は、第２のインバータI2のＮチャネル・デバイ
スのゲート電圧が高く、伝送線およびこのＮチャネル・
デバイスのドレイン電圧も同様に高いために生じる。
第４の図グラフは、入力端子INの電圧が＋5Vのときの、
出力端子OUTに接続された伝送線に印加される外部電圧
に対してプロットした、既知のドライバの出力インピー
ダンスの変動を破線で示す。この場合も、伝送線のイン
ピーダンスは40Ωであり、第２図の既知のドライバ回路
は、40Ωの出力インピーダンスを持つように設計されて
いると仮定する。図からわかるように、この既知のドラ
イバ回路では、出力インピーダンスは、伝送線に印加さ
れる外部電圧が約2Vのときだけ、伝送線のインピーダン
スと一致する。インピーダンスが40Ωの伝送線の電圧が
0Vの場合、この既知のドライバ回路の出力インピーダン
スは約45Ωと高くなり、伝送線と既知のドライバ回路の
インピーダンスの間に不整合が生じ、伝送線における好
ましくない電圧反射の原因となる。この既知のドライバ
回路におけるこのような出力インピーダンスの上昇は、
第２のインバータI2のＮチャネル・デバイスのゲート電
圧が低く、伝送線およびこのＮチャネル・デバイスのド
レイン電圧も同様に低いために生じる。やはり第４図の
曲線Ｂからわかるように、インピーダンスが40Ωの伝送
線の電圧が＋5Vの場合、既知のドライバ回路の出力イン
ピーダンスは約35Ωと低くなり、伝送線と既知のドライ
バ回路のインピーダンスの間に不整合が生じ、やはり伝
送線における好ましくない電圧反射の原因となる。既知
のドライバ回路におけるこのような出力インピーダンス
の低下は、第２のインバータI2のＮチャネル・デバイス
のゲート電圧が低く、伝送線およびこのＮチャネル・デ
バイスのドレイン電圧が高いために生じる。したがっ
て、第２図に示すタイプのドライバ回路またはバッファ
回路は、高性能の回路中では満足に使用できないことが
分る。
第１図は、相互接続した伝送線に印加される外部電圧の
広い範囲にわたってほぼ一定の出力インピーダンスを与
える、本発明のドライバ回路の好ましい実施例の回路図
を示す。
第１図のドライバ回路は、CMOS技術によって製造したも
ので、それぞれ電圧が約＋4.5〜5.5V（好ましくは＋5
V）の電圧源の正の電圧端子VDDに接続されたソースを有
する、第１、第２、第３のＰチャネル電界効果トランジ
スタTP1、TP2、TP3と、それぞれ電圧源の基準電位点、
好ましくはアースに接続されたソースを有する、第１、
第２、第３のＮチャネル電界効果トランジスタTN1、TN
2、TN3を有する。第４のＰチャネル電界効果トランジス
タTP4が、第２のＰチャネル・トランジスタTP2のドレイ
ンと大地の間に接続され、第４のＮチャネル電界効果ト
ランジスタTN4が、第２のＮチャネル・トランジスタTN2
のドレインと電圧供給端子VDDの間に接続されている。
第２および第４のＰチャネル・トランジスタTP2およびT
P4は、端子VDDと大地の間に接続された第１の分圧器を
形成し、第２および第４のＮチャネル・トランジスタTN
2およびTN4は、やはり端子VDDと大地の間に接続された
第２の分圧器を形成する。第１および第２の分圧器は、
第３のＰチャネルおよびＮチャネル・トランジスタTP3
およびTN3の制御電極の電圧を制御するドライブ制限ブ
ロックとして使用される。第２と第４のＮチャネル・ト
ランジスタTN2とTN4の間の共通点N2は、第３のＰチャネ
ル・トランジスタTP3の制御電極と、第１のＰチャネル
・トランジスタTP1のドレインとに接続され、第２と第
４のＰチャネル・トランジスタTP2とTP4の間の共通点N3
は、第３のＮチャネル・トランジスタTN3の制御電極
と、第１のＮチャネル・トランジスタTN1のドレインと
に接続されている。入力端子INは、第１および第２のＰ
チャネル・トランジスタTP1およびTP2の制御電極と、第
１および第２のＮチャネル・トランジスタTN1およびTN2
の制御電極とに接続されている。出力端子OUTは、第１
の負荷抵抗R1を介して第３のＰチャネル・トランジスタ
TP3のドレインに、また第２の負荷抵抗R2を介して第３
のＮチャネル・トランジスタTN3のドレインに接続され
ている。トランジスタTP3およびTN3、抵抗R1およびR2
は、出力端子OUTとともに、ドライバ回路の出力段を形
成する。たとえば40Ωの特性インピーダンスを有する伝
送線TLが、出力端子OUTに接続されている。
第３図のグラフの実線Ｃを参照するとわかるように、第
１図のドライバ回路のトランジスタまたはデバイスを、
伝送線TLのインピーダンス40Ωに整合するようにその出
力インピーダンスを40Ωに設計することにより、本発明
のドライバ回路の出力インピーダンスは、端子INの入力
電圧が0V、すなわち端子INが接地されているとき、伝送
線TLに印加される外部電圧の広い範囲にわたって、きわ
めて一定に保たれる。具体的には、曲線Ｃからわかるよ
うに、外部電圧が0Vのとき、本発明のドライバ回路の出
力インピーダンスは約39Ωであり、その後外部電圧が＋
5Vになっても、出力インピーダンスはせいぜい約40Ωに
しか増大しない。同様に、端子INの入力電圧が＋5Vのと
きも、第４図のグラフに実線Ｄで示すように、本発滅の
ドライバ回路の出力インピーダンスは、伝送線TLに印加
される外部電圧の広い範囲にわたって、きわめて一定に
保たれる。具体的には、曲線Ｄからわかるように、外部
電圧が0Vのとき、本発明のドライバ回路の出力インピー
ダンスは約41Ωであり、その後出力インピーダンスは約
40Ωに低下して約40Ωに保たれ、外部から印加される電
圧が＋5Vになると、わずかに上昇して約41Ωになる。し
たがって、本発明のドライバ回路の出力インピーダンス
をたとえば40Ωに設計すると、入力端子INの電圧が0V
（２進数０で表す）であろうと＋5V（２進数１で表す）
であろうと、伝送線に外部から印加される電圧の広い範
囲にわたって、伝送線の特性インピーダンス40Ωによく
整合することが分かる。したがって、40Ωの伝送線を本
発明のドライバ回路の出力に相互に接続すると、伝送線
中の好ましくない電圧反射は、あったとしてもごくわず
かであり、きわめて高性能の回路が得られる。
本発明のドライバ回路の出力における出力インピーダン
スを一定にするため、ドライバ回路の出力段のＰチャネ
ルおよびＮチャネル・トランジスタTP3およびTN3の制御
電極すなわちゲートの電圧を、デバイスの導通時に適切
に制御する必要がある。制御の性質は、Ｐチャネルおよ
びＮチャネル・トランジスタTP3およびT3のゲート電圧
を、ＰチャネルおよびＮチャネル・トランジスタTP3お
よびTN3のドレイン電圧に追従させて、制御電圧すなわ
ちゲートの電圧と出力トランジスタTP3およびTN3のそれ
ぞれのドレインの電圧との差を一定にしようとするもの
である。その制御電極が出力端子OUTに接続されたＰチ
ャネル・トランジスタTP4の両端間にかかる電圧によ
り、出力Ｎチャネル・トランジスタTN3の制御電極にお
けるドライブが制限される。同様に、その制御電極が出
力端子OUTに接続されたＮチャネル・トランジスタTN4の
両端間にかかる電圧により、出力Ｐチャネル・トランジ
スタTP3の制御電極におけるドライブが制限される。出
力トランジスタTN3およびTP3の制御電極の電圧が、トラ
ンジスタTN3およびTP3の導通時に注意深く制御されるこ
とに特に注目されたい。
下記の簡略式を参照すると、本発明がさらによく理解さ
れる。
Ids＝Bx（Vgs−Vt−Vds/2）xVds 上式で、IdsはＮチャネル・トランジスタTN3中を流れる
電流、Ｂはベータとも呼ばれ、トランジスタTN3の幅／
長さの比×ガンマ、すなわちトランジスタTN3のトラン
スコンダクタンスで定数、VgsはトランジスタTN3のゲー
トすなわち制御電極とソースの間で電圧、Vtはトランジ
スタTN3のしきい電圧、VdsはトランジスタTN3のドレイ
ンとソースの間の電圧である。したがって、 dIds/dVds＝Ｂ（Vgs−Vt−Vds） Rds＝dVds/dIds＝1/｛Ｂ（Vgs−Vt−Vds）｝ 上式で、RdsはトランジスタTN3のドレインとソースの間
の抵抗で、トランスコンダクタンスの逆数である。
抵抗Rdsは、ＢとGVgs−（Vt＋Vds）をほぼ一定にするこ
とにより、ほぼ一定にすることができる。ここで、Ｂお
よびVtは製造条件で決まる一定値であるから、Vgs−Vds
がほぼ一定であれば抵抗Rdsは一定となる。
本発明のドライバ回路がプルダウン状態の場合は、各構
成要素は下記の役割を果たす。
トランジスタTP2はオンになり、トランジスタTN3の制御
電極すなわちゲートをプルアップする。
トランジスタTP4は、出力端子OUTの電圧に応じて、トラ
ンジスタTN3のゲートの電圧の上昇限度を制限するデバ
イスである。
トランジスタTN3は、そのチャネル抵抗が制御されるプ
ルダウン・デバイスである。
第２の抵抗R2は、出力電流をサンプリングし、これによ
りトランジスタTN3のソース・ドレイン電圧とともに、
トランジスタTP4のゲートを通るフィードバックを制御
するための電圧成分を発生させる抵抗器である。
Ｎチャネル・トランジスタTN2、TN4および第１の抵抗R1
は、本発明のドライバ回路がプルアップ状態にあると
き、Ｐチャネル・トランジスタTP3と同様に機能する。
第１図のドライバ回路の動作中、入力端子INにたとえば
0Vの低電圧が印加されると、第１のＮチャネル・トラン
ジスタTN1がオフとなり、Ｐチャネル・トランジスタTP1
およびTP2はオンとなる。したがって、トランジスタTP3
はオフとなり、トランジスタTN3がオンとなり出力端子O
UTの電圧が低下する。出力端子OUTはＰチャネル・トラ
ンジスタTP4のゲートに接続されているのでこのＰチャ
ネル・トランジスタTP4の導通は出力端子OUTの電圧の影
響を受ける。出力端子OUTの電圧が高ければＰチャネル
・トランジスタTP4は低い導通を示してこの結果Ｎチャ
ネル・トランジスタTN3のゲート電位を維持し、出力端
子OUTの電圧が低ければＰチャネル・トランジスタTP4は
より高い導通を示してトランジスタTN3のゲート電位を
下げ導通を低下させる。つまり、出力端子OUTの電圧が
高くなるとトランジスタTN3はより多く導通してその抵
抗を低下させ、出力端子OUTの電圧が下がるとトランジ
スタTN3は導通を低下させてその抵抗を増加させる傾向
があることが判る。このことは第３図において出力端子
OUTの電圧が低いところで抵抗を増加させ、出力端子OUT
の電圧が高いところで抵抗を低下させている実線Ｃの特
性をもたらす。
Vgs−Vdsを一定にすると言う前述の条件を第１図の回路
について検討すると、トランジスタTN3のゲート電位で
あるVgsは電圧VDDをトランジスタTP2とトランジスタTP4
とで分圧したものであり、出力端子OUTの電圧をVoutと
すると、Vgs＝K1Vout＋K2で近似することができる。ま
たVdsはVoutを抵抗R2toトランジスタTN3とで分圧したも
のであり、Vds＝K3Vout＋K4で近似することが出来る。
ここでK1乃至K4はトランジスタの製造条件によって決ま
る定数である。したがって、Vgs−Vds＝（K1−K3）Vout
＋K2−K4となり、K1＝K3となるようにトランジスタの設
計条件を選び、抵抗R2,電圧VDDを選ぶならばVgs−Vdsは
一定値とすることが出来る。
第１図の回路はトランジスタTP2,TP4,TN1、TN3および抵
抗R2がトランジスタTN2,TN4,TP1,TP3および抵抗R1と対
称的に配置されてプッシュプル動作を行うが、トランジ
スタTP2,TP4,TN1、TN3および抵抗R2から成る片側の回路
だけでも非プッシュプル動作を行うことが出来ることは
自明であろう。プッシュプル動作において、トランジス
タTP2,TP4,TN1、TN3および抵抗R2についての説明はトラ
ンジスタTN2,TN4,TP1、TP3および抵抗R1についての動作
に同様に当てはまる。
特定の実施例で、40、80、および600Ωの抵抗について
解析を行なった。これらの解析から、温度、供給電圧、
およびプロセス条件を一定に保つ限り、０〜3Vの出力範
囲で、出力抵抗は±２％の範囲で線形であることが分か
った。同様の条件で、第２図に示したドライバ回路など
の既知のドライバ回路中の出力電界効果トランジスタの
出力抵抗は、約±34％変動する。
出力電圧が０〜3Vの場合の、温度Ｔ、プロセスNRN、供
給電圧VDDの関数としての抵抗Ｒの変動は、次のとおり
である。
VDD＝＋5V、正常プロセスNRN＝0.5における温度Ｔ依存
性 上式で、NRNは、半導体プロセスモデル化技術で統計的
分布の特定の点を表すのに従来から用いている、公称乱
数である。この数が0.5より小さい場合は速いプロセス
を示し、5.0より大きい場合は遅いプロセスを示す。
Ｔ 20 ℃ 55℃ 80 ℃ Ｒ 0.85Ro Ro 1.1Ro 上式で、Roは、55℃における公称抵抗値である。
第２図に示したダイプの既知のドライバ回路では、後者
の状況における出力トランジスタの通常のバイアスによ
って、出力電圧が０〜3Vのとき、抵抗の変動は0.52〜1.
4Roとなる。
VDD＝＋5V、Ｔ＝55℃におけるプロセスNRN依存性 NRN 0.06567 0.5 0.909 Ｒ 0.85 Ro Ro 1.15 Ro 第２図に示したタイプの既知のドライバ回路では、後者
の状況における出力トランジスタ通常のバイアスによっ
て、出力電圧が０〜3Vの場合、抵抗の変動は0.52〜1.5R
oとなる。
Ｔ＝55℃、NRN＝0.5における電源VDD依存性 VDD 5.5 ５ 4.5 Ｒ 0.95Ro Ro 1.1Ro 第２図に示したタイプの既知のドライバ回路では、後者
の状況における出力トランジスタの通常のバイアスによ
って、出力電圧が０〜3Vの場合、抵抗の変動は0.56〜1.
52Roとなる。
極端な条件が同時に発生した場合、 Ｔ 20 ℃ 55 ℃ 85 ℃ NRN 0.06567 0.5 0.909 VDD 5.5 ５ 4.5 Ｒ 0.72 Ro Ro 1.4 Ro 第２図に示したタイプの既知のドライバ回路では、後者
の状況における出力トランジスタの通常のバイアスによ
って、出力電圧が０〜3Vの場合、抵抗の変動は0.4〜1.9
Roとなる。
したがって、ドライバの出力段のデバイス、部品または
トランジスタを適切に制御することにより、広い電圧の
範囲にわたって、所与の伝送線のインピーダンスと整合
するほぼ一定の出力インピーダンスを有する、高性能の
プッシュ・プル型ドライバ回路が得られることが分か
る。さらに、ドライバ回路は必要に応じて、かなり広い
電圧の範囲にわたって伝送線の対応するインピーダンス
と整合する、たとえば40Ω未満の比較的低い一定の出力
インピーダンス、またはたとえば600Ωを超える比較的
高いインピーダンスをもつことができる。
【図面の簡単な説明】
第１図は、本発明のCMOSドライバ回路の好ましい実施例
の回路図である。 第２図は、１対のインバータを使用した既知のCMOSドラ
イバまたはバッファ回路の回路図である。 第３図は、ダウン・レベルを保持した場合のドライバ出
力インピーダンスを示すグラフである。 第４図は、アップ・レベルを保持した場合のドライバ出
力インピーダンスを示すグラフである。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１および第２の基準電位点を有する電圧
    源と、出力端子と、第１の導電型の第１のトランジスタ
    とを含み、上記トランジスタが上記出力端子と上記第１
    および第２の基準電位点の一方との間に接続され、上記
    出力端子と上記第１および第２の基準電位点の他方との
    間にインピーダンスが接続されて成る出力回路と、 上記第１の基準電位点と第２の基準電位点との間にそれ
    ぞれ結合された第２および第３のトランジスタを含み、
    上記第２および第３のトランジスタがそれぞれ第２の導
    電型で、上記第２と第３のトランジスタの間の共通接続
    点が上記第１のトランジスタの制御電極に結合されてい
    る分圧器と、 上記第１のトランジスタの制御電極に接続された第１の
    導電型の第４のトランジスタと、 入力電圧を上記第３および第４のトランジスタの制御電
    極に印加する手段と、 上記出力端子を上記第２のトランジスタの制御電極に結
    合する手段と、 を含むドライバ回路。
  2. 【請求項２】第１および第２の基準電位点を有する電圧
    源と、出力端子と、第１および第２のトランジスタとを
    含み、上記第１のトランジスタが第１の導電型で、上記
    出力端子と上記第１の基準電位点との間にあり、上記第
    ２のトランジスタが第２の導電型で、上記出力端子と上
    記第２の基準電位点との間に接続されて成る出力回路
    と、 上記第１の基準電位点と第２の基準電位点との間に配設
    された第３および第４のトランジスタを含み、上記第３
    および第４のトアンジスタがそれぞれ上記第２の導電型
    で、上記第３のトランジスタと第４のトランジスタとの
    間の共通接続点が上記第１のトランジスタの制御電極に
    結合されている、第１の分圧器と 上記第１の基準電位点と第２の基準電位点との間に配設
    された第５および第６のトランジスタを含み、上記第５
    および第６のトランジスタがそれぞれ上記第１の導電型
    で、上記第５のトランジスタと第６のトランジスタとの
    間の共通接続点が上記第２のトランジスタの制御電極に
    結合されている、第２の分圧器と、 上記第１のトランジスタの制御電極に接続された第１の
    導電型の第７のトランジスタと、 上記第２のトランジスタの制御電極に接続された第２の
    導電型の第８のトランジスタと、 入力電圧を、上記第４、第５、第７および第８のトラン
    ジスタの制御電極に印加する手段と、 上記出力端子を、上記第３のトランジスタの制御電極よ
    び上記第６のトランジスタの制御電極と結合する手段
    と、 を含むプッシュプル型ドライバ回路。
JP2123223A 1989-05-17 1990-05-15 ドライバ回路 Expired - Lifetime JPH0761001B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US353378 1989-05-17
US07/353,378 US4952818A (en) 1989-05-17 1989-05-17 Transmission line driver circuits

Publications (2)

Publication Number Publication Date
JPH0319425A JPH0319425A (ja) 1991-01-28
JPH0761001B2 true JPH0761001B2 (ja) 1995-06-28

Family

ID=23388850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2123223A Expired - Lifetime JPH0761001B2 (ja) 1989-05-17 1990-05-15 ドライバ回路

Country Status (3)

Country Link
US (1) US4952818A (ja)
EP (1) EP0398016A3 (ja)
JP (1) JPH0761001B2 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5165046A (en) * 1989-11-06 1992-11-17 Micron Technology, Inc. High speed CMOS driver circuit
US5111076A (en) * 1990-09-05 1992-05-05 Min Ming Tarng Digital superbuffer
JPH07114078B2 (ja) * 1990-09-26 1995-12-06 株式会社東芝 不揮発性半導体記憶装置
JPH04153761A (ja) * 1990-10-17 1992-05-27 Nec Corp 出力バッファ
US5604453A (en) * 1993-04-23 1997-02-18 Altera Corporation Circuit for reducing ground bounce
US5453705A (en) * 1993-12-21 1995-09-26 International Business Machines Corporation Reduced power VLSI chip and driver circuit
US5786720A (en) * 1994-09-22 1998-07-28 Lsi Logic Corporation 5 volt CMOS driver circuit for driving 3.3 volt line
US5486782A (en) * 1994-09-27 1996-01-23 International Business Machines Corporation Transmission line output driver
JP3518562B2 (ja) * 1995-02-17 2004-04-12 株式会社ルネサステクノロジ 半導体装置
JP3262481B2 (ja) * 1995-07-21 2002-03-04 東芝マイクロエレクトロニクス株式会社 半導体集積回路
US5629634A (en) * 1995-08-21 1997-05-13 International Business Machines Corporation Low-power, tristate, off-chip driver circuit
US5621342A (en) * 1995-10-27 1997-04-15 Philips Electronics North America Corporation Low-power CMOS driver circuit capable of operating at high frequencies
US6051378A (en) 1996-03-04 2000-04-18 Genetrace Systems Inc. Methods of screening nucleic acids using mass spectrometry
JP3650460B2 (ja) * 1996-03-06 2005-05-18 株式会社アドバンテスト 温度補正付きドライバ回路
US6114895A (en) * 1997-10-29 2000-09-05 Agilent Technologies Integrated circuit assembly having output pads with application specific characteristics and method of operation
SG68690A1 (en) 1997-10-29 1999-11-16 Hewlett Packard Co Integrated circuit assembly having output pads with application specific characteristics and method of operation
US6054881A (en) * 1998-01-09 2000-04-25 Advanced Micro Devices, Inc. Input/output (I/O) buffer selectively providing resistive termination for a transmission line coupled thereto
US6084432A (en) * 1998-03-30 2000-07-04 International Business Machines Corporation Driver circuit having reduced noise
US6380772B1 (en) * 2000-05-17 2002-04-30 Marvell International, Ltd. Self-limiting pad driver
US6441653B1 (en) * 2001-02-20 2002-08-27 Texas Instruments Incorporated CMOS output driver with slew rate control
US6812733B1 (en) 2002-08-02 2004-11-02 Pmc-Sierra, Inc. High-efficiency mixed voltage/current mode output driver
US20040075468A1 (en) * 2002-10-16 2004-04-22 Bryan Haskin Digital signal driver circuit
GB2407721B (en) * 2003-10-28 2008-01-02 Micron Technology Europ Ltd MOS linear region impedance curvature correction.
GB2435726B (en) * 2003-10-28 2008-04-16 Micron Technology Europ Ltd MOS linear region impedance curvature correction
DE102005062410A1 (de) * 2005-12-23 2007-08-09 Forschungsgemeinschaft Der Drk-Blutspendedienste E.V. Verfahren zur Bestrahlung von Thrombozytenkonzentraten in flexiblen Behältnissen mit ultraviolettem Licht
DE102005062634A1 (de) * 2005-12-23 2007-06-28 Blutspendedienst der Landesverbände des Deutschen Roten Kreuzes Niedersachsen, Sachsen-Anhalt, Thüringen, Oldenburg und Bremen gGmbH Verfahren zur Inaktivierung von Pathogenen in Spenderblut, Blutplasma oder Erythrozytenkonzentraten in flexiblen Behältnissen unter Bewegung
EP1902740A1 (en) * 2006-09-19 2008-03-26 Maco Pharma S.A. Blood bag system and process for the inactivation of pathogens in platelet concentrates by use of the blood bag system
EP2008669A1 (en) 2007-06-22 2008-12-31 Maco Pharma S.A. Irradiation apparatus for inactivating pathogens and/or leukocytes in a biological fluid and process
TW201308903A (zh) * 2011-08-11 2013-02-16 Univ Nat Chiao Tung 延遲元件及數位控制振盪器
US9667244B1 (en) * 2015-11-16 2017-05-30 Analog Devices Global Method of and apparatus for biasing switches
US9712158B1 (en) 2016-04-07 2017-07-18 Analog Devices Global Apparatus and methods for biasing radio frequency switches
WO2021085791A1 (ko) * 2019-10-29 2021-05-06 한국과학기술원 피드백 기반의 온 다이 터미네이션 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US955006A (en) * 1909-01-27 1910-04-12 Joseph Everett Sparks Abdominal retractor.
JPS5178665A (ja) 1974-12-24 1976-07-08 Ibm
JPS5838032A (ja) * 1981-08-13 1983-03-05 Fujitsu Ltd Ｃ―ｍｏｓインバータ駆動用バッファ回路
US4542310A (en) * 1983-06-29 1985-09-17 International Business Machines Corporation CMOS bootstrapped pull up circuit
US4612466A (en) * 1984-08-31 1986-09-16 Rca Corporation High-speed output driver
US4694201A (en) * 1985-04-30 1987-09-15 Motorola, Inc. Current-saving CMOS input buffer
US4721866A (en) * 1985-11-21 1988-01-26 Digital Equipment Corporation CMOS current switching circuit
US4791323A (en) * 1986-10-23 1988-12-13 Silicon Systems, Inc. Level translation circuit
JPS63125017A (ja) * 1986-11-14 1988-05-28 Mitsubishi Electric Corp ３ステ−ト付相補型ｍｏｓ集積回路
US4818901A (en) * 1987-07-20 1989-04-04 Harris Corporation Controlled switching CMOS output buffer

Also Published As

Publication number Publication date
EP0398016A2 (en) 1990-11-22
EP0398016A3 (en) 1992-12-16
JPH0319425A (ja) 1991-01-28
US4952818A (en) 1990-08-28

Similar Documents

Publication Publication Date Title
JPH0761001B2 (ja) ドライバ回路
US4275313A (en) Current limiting output circuit with output feedback
US5034629A (en) Output control circuit for reducing through current in CMOS output buffer
US4857863A (en) Low power output driver circuit with slew rate limiting
JP3334548B2 (ja) 定電流駆動回路
KR940006619B1 (ko) 버퍼회로
EP0454135A2 (en) MOS type input circuit
US5469085A (en) Source follower using two pairs of NMOS and PMOS transistors
EP0405319B1 (en) Delay circuit having stable delay time
US4701643A (en) FET gate current limiter circuits
US4782252A (en) Output current control circuit for reducing ground bounce noise
US4352073A (en) Complementary MOS field effect transistor amplifier
US5408191A (en) Input buffer having a compensation circuit for stabilizing the output thereof
US6437628B1 (en) Differential level shifting buffer
US4369381A (en) CMOS Schmitt-trigger circuit
US6897714B2 (en) Reference voltage generating circuit
US10840907B1 (en) Source-coupled logic with reference controlled inputs
US4071784A (en) MOS input buffer with hysteresis
US4743957A (en) Logic integrated circuit device formed on compound semiconductor substrate
US4888501A (en) ECL to CMOS converter
US5739703A (en) BiCMOS logic gate
JP2872058B2 (ja) 出力バッファ回路
US5648734A (en) Buffer circuit and bias circuit
JPS6358493B2 (ja)
KR100354672B1 (ko) 레벨 시프트 회로와, 그 회로를 이용한 입력 회로 및 출력회로