JPS6225510A - 電流切換え回路 - Google Patents
電流切換え回路Info
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- JPS6225510A JPS6225510A JP61170950A JP17095086A JPS6225510A JP S6225510 A JPS6225510 A JP S6225510A JP 61170950 A JP61170950 A JP 61170950A JP 17095086 A JP17095086 A JP 17095086A JP S6225510 A JPS6225510 A JP S6225510A
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- Japan
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- transistor
- current
- conduction channel
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子的切換え回路に、細目的には信号電圧に応
動して電流を選択的に流す電流切換え集積回路に関する
。
動して電流を選択的に流す電流切換え集積回路に関する
。
電流切換え回路は制御信号電圧に応動して電流を選択的
に流す。ある回路、例えばディジタル・アナログ変換器
および電圧制御発振器はその入力として極めて精度の高
い電流切換え回路を必要とする。電界効果トランジスタ
およびバイポーラ・トランジスタを用いた多数の異なる
電流切換え回路が知られている。
に流す。ある回路、例えばディジタル・アナログ変換器
および電圧制御発振器はその入力として極めて精度の高
い電流切換え回路を必要とする。電界効果トランジスタ
およびバイポーラ・トランジスタを用いた多数の異なる
電流切換え回路が知られている。
″電界効果トランジスタを用いて設計された′電流切換
え回路は典型例ではその切換え速度は寄生容量の充電時
間に起因する種々の内部ノードの時定数によシ制限され
る。更に、これら時定数は製造工程の変動によシウエー
ハ毎に大幅に変化し得るので回路の動作パラメータを制
御することは困難である。電界効果トランジスタ回路の
他の問題点は切換え過渡現象がトランジスタの寄生容量
を通して出力にカップリングされることである。これら
の欠点を回避するためにカスコード構成された付加的デ
バイスを設けることにより望ましくない効果を絶縁する
ことが行なわれている。しかし、この場合には回路は複
雑となり、価格も高くなる。
え回路は典型例ではその切換え速度は寄生容量の充電時
間に起因する種々の内部ノードの時定数によシ制限され
る。更に、これら時定数は製造工程の変動によシウエー
ハ毎に大幅に変化し得るので回路の動作パラメータを制
御することは困難である。電界効果トランジスタ回路の
他の問題点は切換え過渡現象がトランジスタの寄生容量
を通して出力にカップリングされることである。これら
の欠点を回避するためにカスコード構成された付加的デ
バイスを設けることにより望ましくない効果を絶縁する
ことが行なわれている。しかし、この場合には回路は複
雑となり、価格も高くなる。
本発明に従う電流切換え装置は入力ブランチと出力ブラ
ンチを有する電流ミラー構造を有している。電流は供給
電圧ノードと出力ブランチ中の出力トランジスタの導通
チャネルの一方の側の間の導通路を制御することにより
切換えられる。本装置は回路中の切換えノードの時定数
と切換え過渡現象の出力電流への寄生カップリングを減
少させる。
ンチを有する電流ミラー構造を有している。電流は供給
電圧ノードと出力ブランチ中の出力トランジスタの導通
チャネルの一方の側の間の導通路を制御することにより
切換えられる。本装置は回路中の切換えノードの時定数
と切換え過渡現象の出力電流への寄生カップリングを減
少させる。
第１図の電流切換え回路１０は本発明の一実施例である
。回路中のすべてのトランジスタはそのバルクが適当な
正の電圧（例えば電圧供給ノード）に接続されているエ
ンハンスメント・モード型の３端子Ｐ型電導チヤネル電
界効果デバイスである。図を複雑化させないため、当業
者にあっては明白なバルク接続は図示していない。回路
１０は正の電圧供給ノードＶ＋と負の電圧供給ノードＶ
−の間に直列に接続されたトライオード接続された電流
制限トランジスタＭ１、入力トランジスタＭ３および電
流源１４より成る入力電流ブランチ１２を有している。
。回路中のすべてのトランジスタはそのバルクが適当な
正の電圧（例えば電圧供給ノード）に接続されているエ
ンハンスメント・モード型の３端子Ｐ型電導チヤネル電
界効果デバイスである。図を複雑化させないため、当業
者にあっては明白なバルク接続は図示していない。回路
１０は正の電圧供給ノードＶ＋と負の電圧供給ノードＶ
−の間に直列に接続されたトライオード接続された電流
制限トランジスタＭ１、入力トランジスタＭ３および電
流源１４より成る入力電流ブランチ１２を有している。
電流制限トランジスタＭ１のゲート電極は適当な制御電
圧ノードＶｃに接続されている。入力トランジスタＭ３
のゲート電極はドレインに接続されている。
圧ノードＶｃに接続されている。入力トランジスタＭ３
のゲート電極はドレインに接続されている。
回路１０はまた正の電圧供給ノードＶ＋および出力電流
ノードＤの間に夫々接続されている切換えトランジスタ
Ｍ２および出力トランジスタＭ４よシ成る出力電流ブラ
ンチ１６を有している。出力トランジスタＭ４のゲート
電極は入力トランジスタＭ３のゲートに接続されており
、夫々のトランジスタＭ１、Ｍ２および夫々のトランジ
スタＭ３、Ｍ４の導通チャネルの幅対長さの相対的な大
きさに比例する入力ブランチ１２および出力ブランチ１
６中の電流を形成する。現在の例ではトランジスタＭ１
、Ｍ２、Ｍ３およびＭ４はすべて同一であると考えてよ
い。Ｍ２のゲートは出力ブランチ１６中の電流ＩＯをオ
ンおよびオフに切換える制御電極１８を形成している。
ノードＤの間に夫々接続されている切換えトランジスタ
Ｍ２および出力トランジスタＭ４よシ成る出力電流ブラ
ンチ１６を有している。出力トランジスタＭ４のゲート
電極は入力トランジスタＭ３のゲートに接続されており
、夫々のトランジスタＭ１、Ｍ２および夫々のトランジ
スタＭ３、Ｍ４の導通チャネルの幅対長さの相対的な大
きさに比例する入力ブランチ１２および出力ブランチ１
６中の電流を形成する。現在の例ではトランジスタＭ１
、Ｍ２、Ｍ３およびＭ４はすべて同一であると考えてよ
い。Ｍ２のゲートは出力ブランチ１６中の電流ＩＯをオ
ンおよびオフに切換える制御電極１８を形成している。
回路１０のほとんどの応用用途にあっては、出力電流ノ
ードＤの電流Ｉｏは負荷（図示せず）を駆動するのに使
用される。
ードＤの電流Ｉｏは負荷（図示せず）を駆動するのに使
用される。
回路１０の動作を考察する場合、トランジスタＭ１をト
ライオード動作モード状態とするよう選ばれた基準電圧
である制御電圧Ｖｃは便宜上負の供給電圧Ｖ−と同じ電
圧であると仮定することにする。またＭ２のゲート電極
に加えられる電圧ＶｓはＶｃに等しいものと仮定する。
ライオード動作モード状態とするよう選ばれた基準電圧
である制御電圧Ｖｃは便宜上負の供給電圧Ｖ−と同じ電
圧であると仮定することにする。またＭ２のゲート電極
に加えられる電圧ＶｓはＶｃに等しいものと仮定する。
これは電流ＯＮの条件である。
ノードＡおよびＣは同じ電圧レベルにある。
入力ブランチ１２中の電流Ｉｔは電流源１４によって決
定される。出力ブランチ１６中の電流ＩＯは、入力およ
び出力ブランチ１２．１６の夫々のトランジスタＭｉ、
Ｍ２ ：Ｍ３、Ｍ４の大きさの比に従って入力ブランチ
１２中の電流と比例している。この例では比の値／ｉｉ
であるのでｌ１＝Ｉｏである。Ｖｓが正の供給電圧Ｖ＋
に等しくされると、電流制限トランジスタＭ２はオフと
され、出力電流Ｉ。
定される。出力ブランチ１６中の電流ＩＯは、入力およ
び出力ブランチ１２．１６の夫々のトランジスタＭｉ、
Ｍ２ ：Ｍ３、Ｍ４の大きさの比に従って入力ブランチ
１２中の電流と比例している。この例では比の値／ｉｉ
であるのでｌ１＝Ｉｏである。Ｖｓが正の供給電圧Ｖ＋
に等しくされると、電流制限トランジスタＭ２はオフと
され、出力電流Ｉ。
は０に降下する。これによシノードＣはノードＢの電圧
から出力トランジスタＭ４の閾値電圧を減じたものに等
しい電圧となる。Ｖｓが再びＶＣに切換えられると、Ｍ
２はオンとなり、電流の導通を開始させる。これはノー
ドＣが正にプルアップされ、ｙｒ ４ ′ｔ−オンとす
るために生じる。
から出力トランジスタＭ４の閾値電圧を減じたものに等
しい電圧となる。Ｖｓが再びＶＣに切換えられると、Ｍ
２はオンとなり、電流の導通を開始させる。これはノー
ドＣが正にプルアップされ、ｙｒ ４ ′ｔ−オンとす
るために生じる。
回路１０は電流の切換えを極めて迅速に行うことか出来
ると共に、切換えの過渡現象を出力ノードＤに殆んど伝
えない。速度の向上はノードＢおよびＣが切換えの過程
において電圧を大幅に変化させる必要がないことに由来
している。ノードＢは比較的大きな得失容量を有してい
るが、その電圧は変化させない。
ると共に、切換えの過渡現象を出力ノードＤに殆んど伝
えない。速度の向上はノードＢおよびＣが切換えの過程
において電圧を大幅に変化させる必要がないことに由来
している。ノードＢは比較的大きな得失容量を有してい
るが、その電圧は変化させない。
ノードＣは正の供給電圧Ｖ＋に近づくようノードＢの電
圧からＭ４の閾値電圧を減じた値から比較的小さな電圧
レベル変化を行うことが要求され、望ましくない副作用
を導入することなく要求された速度で要求された電流を
ノードＣに供給するべく高速度切換えと低抵抗を提供す
るためにトランジスタＭ２は大きなものが使用される。
圧からＭ４の閾値電圧を減じた値から比較的小さな電圧
レベル変化を行うことが要求され、望ましくない副作用
を導入することなく要求された速度で要求された電流を
ノードＣに供給するべく高速度切換えと低抵抗を提供す
るためにトランジスタＭ２は大きなものが使用される。
Ｍ２によって低インピーダンス・ノードＣに切換えられ
る電流は電圧供給ノード１６から直接流れて来るので、
ノードＣの充電の時定数はＭ２の大きさを適当に選ぶこ
とによシ殆んどの目的において容易に十分低い値に保持
することが出来る。
る電流は電圧供給ノード１６から直接流れて来るので、
ノードＣの充電の時定数はＭ２の大きさを適当に選ぶこ
とによシ殆んどの目的において容易に十分低い値に保持
することが出来る。
Ｍ２の制御電極からの過渡現象のカップリングは主とし
て低インピーダンス・ノードＣに対するものであり、こ
の低インピーダンス・ノードＣからは高インピーダンス
出力ノードＤへ伝わることは殆んどないので、回路１０
の切換え過渡現象の出力ノードＤへのカップリングは殆
んどない。更に出力ノードＤに対するカップリングは以
下で述べるように必要に応じて付加的回路を設けること
によシ更に減少させ得る。
て低インピーダンス・ノードＣに対するものであり、こ
の低インピーダンス・ノードＣからは高インピーダンス
出力ノードＤへ伝わることは殆んどないので、回路１０
の切換え過渡現象の出力ノードＤへのカップリングは殆
んどない。更に出力ノードＤに対するカップリングは以
下で述べるように必要に応じて付加的回路を設けること
によシ更に減少させ得る。
ノードＢおよびＤの電圧が等しいことが重要なような用
途（例えば極めて精密な電流ミラーが望まれる場合）に
あっては、カスコード回路の如き付加的回路を設けるこ
とが考えられる。このような装置の一例が第２図に示す
回路２０である。第１図の回路１０の素子に相応する第
２図の回路２０の素子には同一の引用記号が付けられて
いる。回路２０は第１図の回路１０と類似しているが、
トランジスタＭ５およびＭ６が付加されている。デバイ
スＭ５はカスコード接続された入力トランジスタである
。カスコード接続されたトランジスタＭ５およびＭ６に
よって形成された付加的な電流ミラ一段の効果はノード
Ｂ′およびＤ′の電圧を実質的に互いに等しくすること
である。これにより出力電流工０の精度は改善される。
途（例えば極めて精密な電流ミラーが望まれる場合）に
あっては、カスコード回路の如き付加的回路を設けるこ
とが考えられる。このような装置の一例が第２図に示す
回路２０である。第１図の回路１０の素子に相応する第
２図の回路２０の素子には同一の引用記号が付けられて
いる。回路２０は第１図の回路１０と類似しているが、
トランジスタＭ５およびＭ６が付加されている。デバイ
スＭ５はカスコード接続された入力トランジスタである
。カスコード接続されたトランジスタＭ５およびＭ６に
よって形成された付加的な電流ミラ一段の効果はノード
Ｂ′およびＤ′の電圧を実質的に互いに等しくすること
である。これにより出力電流工０の精度は改善される。
何故ならばＭ５およびＭ６のドレイン対ソース電圧が等
しいことを保証し、Ｍ６およびＭ２の共通ノードの電流
中に現れる可能性のある過渡現象のカップリングかノー
ドＤの出力電流Ｉｏ中に現われることを減少させるから
である。
しいことを保証し、Ｍ６およびＭ２の共通ノードの電流
中に現れる可能性のある過渡現象のカップリングかノー
ドＤの出力電流Ｉｏ中に現われることを減少させるから
である。
本発明の更に他の実施例が第３図の回路２２として示さ
れている。これはディジタル・アナログ変換用に設計さ
れたものである。
れている。これはディジタル・アナログ変換用に設計さ
れたものである。
再び第１図の回路１０の素子に相応する素子には同じ引
用記号が割当てられている。回路２２は回路１０と類似
しているが、ブランチ１６と並列に共通出力に接続され
た付加的な出力ブランチ２４．２６．２１１１有してい
る。
用記号が割当てられている。回路２２は回路１０と類似
しているが、ブランチ１６と並列に共通出力に接続され
た付加的な出力ブランチ２４．２６．２１１１有してい
る。
出力ブランチは正の供給電圧ノードＶ＋と夫々の出力ト
ランジスタＭ ４３、Ｍ ４□、Ｍ４１およびＭ４．の
導通チャネ・ルの１方の側の間に接続された夫々の切換
えトランジスタＭ ２３、Ｍ２２、Ｍ２．およびＭ２Ｏ
を有している。
ランジスタＭ ４３、Ｍ ４□、Ｍ４１およびＭ４．の
導通チャネ・ルの１方の側の間に接続された夫々の切換
えトランジスタＭ ２３、Ｍ２２、Ｍ２．およびＭ２Ｏ
を有している。
切換えトランジスタＭ２３ 、Ｍ２２ 、Ｍ２１および
Ｍ２Ｏは切換え電圧Ｖｓ３、Ｖｓ２゜ＶｓｌおよびＶｓ
（＋によって動作する。出力ブランチ２４．２６および
２８の夫々のトランジスタは互いに２倍ずつ次々に増え
て行くような導通チャネル幅対長さの比を有している。
Ｍ２Ｏは切換え電圧Ｖｓ３、Ｖｓ２゜ＶｓｌおよびＶｓ
（＋によって動作する。出力ブランチ２４．２６および
２８の夫々のトランジスタは互いに２倍ずつ次々に増え
て行くような導通チャネル幅対長さの比を有している。
このようにして、切換えトランジスタの幅対長さの比Ｗ
／Ｌ はＭ２ｇ ＝８、第２□；４、Ｍ２．＝＝２およ
びＭ ２ ａ ＝ １で与えられ、出力トランジスタの
幅対長さの比Ｗ／Ｌ はＭ ４３ ＝ ８ 、Ｍ ４２
＝ ４ 、Ｍ ４ Ｉ＝ ２、Ｍ４゜＝１で与えられ
る。ノードＤの加算された出力電流Ｉｏはアナログ信号
を再構成するのに使用される。特定の応用用途にあって
はいくらでも出力ブランチをふやすことが可能である。
／Ｌ はＭ２ｇ ＝８、第２□；４、Ｍ２．＝＝２およ
びＭ ２ ａ ＝ １で与えられ、出力トランジスタの
幅対長さの比Ｗ／Ｌ はＭ ４３ ＝ ８ 、Ｍ ４２
＝ ４ 、Ｍ ４ Ｉ＝ ２、Ｍ４゜＝１で与えられ
る。ノードＤの加算された出力電流Ｉｏはアナログ信号
を再構成するのに使用される。特定の応用用途にあって
はいくらでも出力ブランチをふやすことが可能である。
前述の回路はエンハンスメント・モード型のＰチャネル
・デバイスを使用しているが、当業者にあっては本発明
をＮチャネルまたはＰチャネル・デバイスのいずれでで
も実現し得ることは容易に理解されよう。
・デバイスを使用しているが、当業者にあっては本発明
をＮチャネルまたはＰチャネル・デバイスのいずれでで
も実現し得ることは容易に理解されよう。
入力ブランチ電流制限トランジスタＭ１のゲートが接続
されている制＠ｌｌ電圧ＶｃはトランジスタＭ１をトラ
イオード・モード状態とするのに適した任意の基準電圧
ノードであって良い。基準電圧は回路中の信号に関して
実質的に一定である電圧と理解される。電流源１４は一
般に入力ブランチ１２中の電流全決定するのに使用され
る。
されている制＠ｌｌ電圧ＶｃはトランジスタＭ１をトラ
イオード・モード状態とするのに適した任意の基準電圧
ノードであって良い。基準電圧は回路中の信号に関して
実質的に一定である電圧と理解される。電流源１４は一
般に入力ブランチ１２中の電流全決定するのに使用され
る。
切換え電圧ノード１８はトランジスタＭ２をオンおよび
オフにする種々の電圧の間で切換えられるが、特性の劣
化を生じさせる可能性がある回路１０中の他の効果の導
入を最小化するために切換え電圧は制御電圧Ｖｃおよび
正の供給電圧Ｖ＋であることが好ましい。
オフにする種々の電圧の間で切換えられるが、特性の劣
化を生じさせる可能性がある回路１０中の他の効果の導
入を最小化するために切換え電圧は制御電圧Ｖｃおよび
正の供給電圧Ｖ＋であることが好ましい。
一第１図は本発明の一実施例に従う電流切換え回路の様
式図； 第２図は第１図の回路の出力の精度を高めよう修正され
た本発明の他の実施例に従う電流切換え回路の様式図； 第３図は第１図の回路においてディジタル・アナログ変
換用の付加的な出力ブランチを有するよう修正された本
発明の第３の実施例に従う電流切換え回路の様式図であ
る。 〔主要部の符号の説明〕 第１の電界効果トランジスタ・・・Ｍ１第２の
・・・Ｍ２ 第３の ・・・Ｍ３ 第４の ・・・Ｍ４ 制却電圧ノード・・・・・・・・・・・・・・・・・・
・・・Ｖｅ切換え電圧ノード・・・・・・・・・・・・
・・・・・・Ｖｓ電流源手段・・・・・・・・・・・・
・・・・・・・・・・・・・・・１４ＦＩＧ、／ ｖ７ １゜ＦＩＧ、
２ ｖ十 ＦＩＧ、 ３
式図； 第２図は第１図の回路の出力の精度を高めよう修正され
た本発明の他の実施例に従う電流切換え回路の様式図； 第３図は第１図の回路においてディジタル・アナログ変
換用の付加的な出力ブランチを有するよう修正された本
発明の第３の実施例に従う電流切換え回路の様式図であ
る。 〔主要部の符号の説明〕 第１の電界効果トランジスタ・・・Ｍ１第２の
・・・Ｍ２ 第３の ・・・Ｍ３ 第４の ・・・Ｍ４ 制却電圧ノード・・・・・・・・・・・・・・・・・・
・・・Ｖｅ切換え電圧ノード・・・・・・・・・・・・
・・・・・・Ｖｓ電流源手段・・・・・・・・・・・・
・・・・・・・・・・・・・・・１４ＦＩＧ、／ ｖ７ １゜ＦＩＧ、
２ ｖ十 ＦＩＧ、 ３
Claims (1)
- 【特許請求の範囲】 １、電流切換え回路であつて、 その導通チャネルの１方の側（１２）は 第１の電圧供給ノード（Ｖ＿＋）に接続されており、そ
の制御電極は制御電圧ノード （Ｖ＿ｃ）に接続されている第１の電界効果トランジス
タ（Ｍ１）と； その導通チャネルの１方の側（１６）は 前記第１の電圧供給ノードに接続されてお り、その制御電極（１８）は切換え電圧ノ ード（Ｖ＿ｓ）に接続されている第２の電界効果トラン
ジスタ（Ｍ２）と； その導通チャネルの１方の側が前記第１ のトランジスタの導通チャネルの他方の側 （Ａ）に接続されている第３の電界効果ト ランジスタ（Ｍ３）と； その導通チャネルの１方の側が前記第２ のトランジスタの導通チャネル（Ｃ）の他 方の側に接続されており、前記第３および 第４のトランジスタの制御電極は共通接続 されて前記第３のトランジスタの導通チャ ネルの第２の側に接続されており、その導 通チャネルの他方の側（Ｄ）は電流出力ノ ードを形成している第４の電界効果トラン ジスタ（Ｍ４）と； 前記第１および第３のトランジスタの導 通チャネル中に予め定められた電流を形成 する電流源手段（１４）とを含み； 前記第１および第３のトランジスタおよ び前記電流源は入力電流ブランチを形成し、前記第２お
よび第４のトランジスタは出力 電流ブランチを形成することを特徴とする 電流切換え回路。 ２、特許請求の範囲第１項記載の回路において、 前記電流源手段は、その１方の側が前記 第３のトランジスタの他方の側に接続され、その他方の
側が第２の供給電圧ノードおよ び前記第１のトランジスタの制御電極に接 続されている電流源より成ることを特徴と する回路。 ３、特許請求の範囲第１項記載の回路において、更に その導通チャネルの１方の側が前記第１ のトランジスタから遠い所にある前記第３ のトランジスタの導通チャネルの側に接続 されている第５の電界効果トランジスタと；その導通チ
ャネルの１方の側が前記第２ のトランジスタから遠い所にある前記第４ のトランジスタの導通チャネルの側に接続 されており、その制御電極は前記第５のト ランジスタの制御電極および導通チャネル の他方の側に接続されている第６の電界効 果トランジスタとを含み； 前記電流源手段はまた前記第５のトラン ジスタの導通チャネル中の予め定められた 電流を形成することを特徴とする回路。 ４、特許請求の範囲第１項記載の回路において、更に 付加的出力ブランチを形成するべく前記 第２のトランジスタの導通チャネルの１方 の側と前記第４のトランジスタの導通チャ ネルの他方の側の間に互いに直列に接続さ れた少くとも１対の付加的トランジスタを 含み、 該付加的トランジスタ対の１方のトラン ジスタの制御電極は前記第４のトランジス タの制御電極に接続されており、 前記付加的トランジスタ対の他方の制御 電極は前記付加的トランジスタ対の前記他 のトランジスタの付加的制御電圧ノードを 形成し、 前記付加的トランジスタ対は第２の出力 ブランチを形成することを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US757335 | 1985-07-22 | ||
| US06/757,335 US4677323A (en) | 1985-07-22 | 1985-07-22 | Field-effect transistor current switching circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6225510A true JPS6225510A (ja) | 1987-02-03 |
Family
ID=25047406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170950A Pending JPS6225510A (ja) | 1985-07-22 | 1986-07-22 | 電流切換え回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4677323A (ja) |
| EP (1) | EP0212833A1 (ja) |
| JP (1) | JPS6225510A (ja) |
| CA (1) | CA1238692A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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