JP3256715B2 - 電流制限出力ドライバ - Google Patents
電流制限出力ドライバInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路に関し、特に出力ロード条件の範
囲内に電流を制限する集積回路出力ドライバに関する。
囲内に電流を制限する集積回路出力ドライバに関する。
論理作用を実行する集積回路はその出力からディジタ
ル論理（ロジック）信号を出力する。送信信号を供給
し、回路ロジック要素を外部干渉から分離するため、典
型的に出力ドライバ又はバッファが用いられる。出力ド
ライバはロジック回路と送信ラインとの間に接続され、
普通ロジック回路と同じチップ上に作られる。ドライバ
はそのチップのロジック要素からのデータ信号に応答し
て送信ラインに対応する出力信号を出力する。あるタイ
プの出力ドライバは送信ラインと基準電圧端子との間に
接続された１個のトランジスタを使用する。送信ライン
はハイ又はロー・ロジック・レベルに対応するハイ又は
ロー電圧にプリチャージされる。出力ドライバはそのラ
インをプリチャージ・ラインの補数値を有する基準電位
端子に接続することによって補数信号を供給する。共通
のドライバ構造は送信ラインと接地との間に接続された
NMOS電界効果トランジスタであり、送信ラインはハイの
値にプリチャージされる。“オープン・ドレイン・ドラ
イバ”と呼ばれるこれはNMOSドレインの接続から送信ラ
インにその名をひき出す。ローの値が送信されるべき場
合、NMOSトランジスタのゲートは接地に対する導通路を
形成し、送信ラインをローにひっぱるロジック回路から
信号を受信する。
ル論理（ロジック）信号を出力する。送信信号を供給
し、回路ロジック要素を外部干渉から分離するため、典
型的に出力ドライバ又はバッファが用いられる。出力ド
ライバはロジック回路と送信ラインとの間に接続され、
普通ロジック回路と同じチップ上に作られる。ドライバ
はそのチップのロジック要素からのデータ信号に応答し
て送信ラインに対応する出力信号を出力する。あるタイ
プの出力ドライバは送信ラインと基準電圧端子との間に
接続された１個のトランジスタを使用する。送信ライン
はハイ又はロー・ロジック・レベルに対応するハイ又は
ロー電圧にプリチャージされる。出力ドライバはそのラ
インをプリチャージ・ラインの補数値を有する基準電位
端子に接続することによって補数信号を供給する。共通
のドライバ構造は送信ラインと接地との間に接続された
NMOS電界効果トランジスタであり、送信ラインはハイの
値にプリチャージされる。“オープン・ドレイン・ドラ
イバ”と呼ばれるこれはNMOSドレインの接続から送信ラ
インにその名をひき出す。ローの値が送信されるべき場
合、NMOSトランジスタのゲートは接地に対する導通路を
形成し、送信ラインをローにひっぱるロジック回路から
信号を受信する。
出力ドライバはその動作について数々の問題を持つこ
とが知られている。ある応用ではその送信ラインは顕著
な容量成分を持つ有効な外部ロードを持つかもしれな
い。ドライバ・トランジスタが導通したとき、その容量
の影響によりトランジスタを通して余分な大きい瞬間的
電流又はスパイクを発生するかもしれない。その上、多
くの回路において、ドライバ・トランジスタのスイッチ
ング速度は時間対電流の変化率を大きく増加する点まで
上昇するかもしれない。これは電源に大きな雑音を発生
させるかもしれない。又、電源がチップに接続されるの
で、電源電圧の障害はチップの動作を乱すことになるか
もしれない。
とが知られている。ある応用ではその送信ラインは顕著
な容量成分を持つ有効な外部ロードを持つかもしれな
い。ドライバ・トランジスタが導通したとき、その容量
の影響によりトランジスタを通して余分な大きい瞬間的
電流又はスパイクを発生するかもしれない。その上、多
くの回路において、ドライバ・トランジスタのスイッチ
ング速度は時間対電流の変化率を大きく増加する点まで
上昇するかもしれない。これは電源に大きな雑音を発生
させるかもしれない。又、電源がチップに接続されるの
で、電源電圧の障害はチップの動作を乱すことになるか
もしれない。
ゲート・アレイ及び他のASICの応用において、送信ラ
インのロードは屡々未知のものである。そこで、典型的
に最大のソース又はシンク電流が指定される。しかし、
容量効果は知られておらず、相当大きな値の範囲で変動
するかもしれない。多くの出力ドライバは狭く特定され
た動作範囲内でよく動作するが、送信ラインの可変ロー
ディングを取扱うようには設計されていない。
インのロードは屡々未知のものである。そこで、典型的
に最大のソース又はシンク電流が指定される。しかし、
容量効果は知られておらず、相当大きな値の範囲で変動
するかもしれない。多くの出力ドライバは狭く特定され
た動作範囲内でよく動作するが、送信ラインの可変ロー
ディングを取扱うようには設計されていない。
従って、この発明の目的は新規且つ改良された出力ド
ライバを提供することである。
ライバを提供することである。
この発明の他の目的は出力の電流スパイクを減少する
出力ドライバを提供することである。
出力ドライバを提供することである。
更に、この発明の目的はドライバをオン又はオフにス
イッチするとき電流の時間変化率を減少する出力ドライ
バを提供することである。
イッチするとき電流の時間変化率を減少する出力ドライ
バを提供することである。
更に、この発明の目的は出力ローディングとは独立し
て動作する出力ドライバを提供することである。
て動作する出力ドライバを提供することである。
更に、この発明の目的は特定応用の総合動作条件に適
合するよう容易に再設計することができるゲート・アレ
イ又はASIC用出力ドライバを提供することである。
合するよう容易に再設計することができるゲート・アレ
イ又はASIC用出力ドライバを提供することである。
更に、この発明の他の目的は従来のゲート・アレイ又
はASICセルから構成することができる出力ドライバを提
供することである。
はASICセルから構成することができる出力ドライバを提
供することである。
本発明は、上記課題を解決するべく、出力ノードと基
準電圧端子との間に接続され、入力データ信号に応答し
てその間に第１の特有抵抗を有して電流を導通する第１
のトランジスタと、前記出力ノードと前記基準電圧端子
との間に接続され、前記出力からの第１のフィードバッ
ク信号に応答して第２の特有抵抗を有して前記出力ノー
ド基準電圧端子間に電流を導通する第２のトランジスタ
と、前記出力ノードと前記基準電圧端子との間に接続さ
れ、前記出力からの第２のフィードバック信号に応答し
て第３の特有抵抗を有して前記出力ノード基準電圧端子
間に電流を導通する第３のトランジスタと、前記出力ノ
ードと前記第２のトランジスタの制御電極との間に接続
され、前記入力データ信号が前記第１のトランジスタに
供給された後まで前記第１のフィードバック信号を遅延
させる第１の遅延手段と、前記出力ノードと前記第３の
トランジスタの制御電極との間に接続され、前記第１の
フィードバック信号が前記第２のトランジスタに供給さ
れた後まで前記第２のフィードバック信号を遅延させる
第１の遅延手段と、から構成され、前記第１の遅延手段
は第１のしきい値電圧で作動する第１のインバータを有
し、前記第２の遅延回路は第２のしきい値電圧で作動す
る第２のインバータを有し、前記第２のしきい値電圧
は、前記第１のしきい値電圧よりも小さい、ことを特徴
とする、電流制限出力ドライバを提供するものである。
準電圧端子との間に接続され、入力データ信号に応答し
てその間に第１の特有抵抗を有して電流を導通する第１
のトランジスタと、前記出力ノードと前記基準電圧端子
との間に接続され、前記出力からの第１のフィードバッ
ク信号に応答して第２の特有抵抗を有して前記出力ノー
ド基準電圧端子間に電流を導通する第２のトランジスタ
と、前記出力ノードと前記基準電圧端子との間に接続さ
れ、前記出力からの第２のフィードバック信号に応答し
て第３の特有抵抗を有して前記出力ノード基準電圧端子
間に電流を導通する第３のトランジスタと、前記出力ノ
ードと前記第２のトランジスタの制御電極との間に接続
され、前記入力データ信号が前記第１のトランジスタに
供給された後まで前記第１のフィードバック信号を遅延
させる第１の遅延手段と、前記出力ノードと前記第３の
トランジスタの制御電極との間に接続され、前記第１の
フィードバック信号が前記第２のトランジスタに供給さ
れた後まで前記第２のフィードバック信号を遅延させる
第１の遅延手段と、から構成され、前記第１の遅延手段
は第１のしきい値電圧で作動する第１のインバータを有
し、前記第２の遅延回路は第２のしきい値電圧で作動す
る第２のインバータを有し、前記第２のしきい値電圧
は、前記第１のしきい値電圧よりも小さい、ことを特徴
とする、電流制限出力ドライバを提供するものである。
第１図は、データ供給ライン12にハイ又はロー入力信
号を受信し、出力ノード14に出力信号を供給する出力ド
ライバ10を示す。出力ノード14は抵抗性及び容量性ロー
ド18を含む送信ライン16に接続される。送信ライン16は
ハイ電圧端子VDDとロー電圧端子20との間に抵抗で接続
される。好ましい実施例では、VDDは約5Vであり、端子2
0は約0V又は接地である。他のVDD及び端子20の値はハイ
及びロー端子の極性を逆転することを含むことができ
る。
号を受信し、出力ノード14に出力信号を供給する出力ド
ライバ10を示す。出力ノード14は抵抗性及び容量性ロー
ド18を含む送信ライン16に接続される。送信ライン16は
ハイ電圧端子VDDとロー電圧端子20との間に抵抗で接続
される。好ましい実施例では、VDDは約5Vであり、端子2
0は約0V又は接地である。他のVDD及び端子20の値はハイ
及びロー端子の極性を逆転することを含むことができ
る。
出力ドライバ10は出力ノード14と基準電圧端子20（接
地）との間に接続されたトランジスタ22,24,26を含む。
好ましい実施例では、トランジスタ22,24,26は出力ノー
ド14に接続されたドレインと接地に接続されたソースと
を有するNMOS電界効果トランジスタである。トランジス
タ22の制御電極又はゲートは入力データ信号を受信する
よう入力ノード28に接続される。トランジスタ22は入力
データ信号に応答して、信号がハイで導通し、信号がロ
ーでターンオフする。トランジスタ24は出力ノード14か
らそのゲートに受信したフィードバック信号に応答し、
トランジスタ26は出力ノード14からそのゲートに受信し
た他のフィードバック信号に応答する。
地）との間に接続されたトランジスタ22,24,26を含む。
好ましい実施例では、トランジスタ22,24,26は出力ノー
ド14に接続されたドレインと接地に接続されたソースと
を有するNMOS電界効果トランジスタである。トランジス
タ22の制御電極又はゲートは入力データ信号を受信する
よう入力ノード28に接続される。トランジスタ22は入力
データ信号に応答して、信号がハイで導通し、信号がロ
ーでターンオフする。トランジスタ24は出力ノード14か
らそのゲートに受信したフィードバック信号に応答し、
トランジスタ26は出力ノード14からそのゲートに受信し
た他のフィードバック信号に応答する。
トランジスタ24のゲートに受信したフィードバック信
号は出力ノード14とトランジスタ24のゲートとの間に接
続されている回路30によって供給される。回路30は出力
ノード14とトランジスタ24のゲートとの間に接続された
インバータ32,ナンド・ゲート34及びインバータ36の列
を含む。ナンド・ゲート34以外の他の一致ゲートは要求
される出力信号により交代して使用される。インバータ
32はVDDと接地との間に接続され、その入力は出力ノー
ド14に接続され、その出力はナンド・ゲート34の１入力
に接続される。ナンド・ゲート34の他の入力は入力ノー
ド28に接続される。ナンド・ゲート34の出力はインバー
タ36の入力ライン38に接続され、インバータ36の出力は
トランジスタ24のゲートに接続される。回路30の特に興
味のあることはインバータ32のしきい値電圧である。イ
ンバータのしきい値電圧はインバータがその出力に供給
する電圧をハイ又はローに切換える電圧である。しきい
値電圧はインバータを構成するPMOS及びNMOSトランジス
タの相対的大きさを調節することによって変えることが
できる。例えば、この実施例において、出力ノード14の
電圧がハイであればインバータ32の出力はローである。
ノード14がハイの値の範囲内であると、そのすべてはイ
ンバータ32の出力から同じローの値を発生する。換言す
ると、インバータ32のしきい値電圧はノード14のハイ出
力に対して最低の設計値より低い。インバータ32の出力
はトランジスタ22がデータ信号を受信した後においての
み切換え、ノード14の出力電圧はドロップし始める。
号は出力ノード14とトランジスタ24のゲートとの間に接
続されている回路30によって供給される。回路30は出力
ノード14とトランジスタ24のゲートとの間に接続された
インバータ32,ナンド・ゲート34及びインバータ36の列
を含む。ナンド・ゲート34以外の他の一致ゲートは要求
される出力信号により交代して使用される。インバータ
32はVDDと接地との間に接続され、その入力は出力ノー
ド14に接続され、その出力はナンド・ゲート34の１入力
に接続される。ナンド・ゲート34の他の入力は入力ノー
ド28に接続される。ナンド・ゲート34の出力はインバー
タ36の入力ライン38に接続され、インバータ36の出力は
トランジスタ24のゲートに接続される。回路30の特に興
味のあることはインバータ32のしきい値電圧である。イ
ンバータのしきい値電圧はインバータがその出力に供給
する電圧をハイ又はローに切換える電圧である。しきい
値電圧はインバータを構成するPMOS及びNMOSトランジス
タの相対的大きさを調節することによって変えることが
できる。例えば、この実施例において、出力ノード14の
電圧がハイであればインバータ32の出力はローである。
ノード14がハイの値の範囲内であると、そのすべてはイ
ンバータ32の出力から同じローの値を発生する。換言す
ると、インバータ32のしきい値電圧はノード14のハイ出
力に対して最低の設計値より低い。インバータ32の出力
はトランジスタ22がデータ信号を受信した後においての
み切換え、ノード14の出力電圧はドロップし始める。
トランジスタ26のゲートが受信するフィードバック信
号は出力ノード14とトランジスタ26のゲートとの間に接
続された回路40によって供給される。回路40は出力ノー
ド14とトランジスタ26のゲートとの間に直列接続された
インバータ42,ナンド・ゲート44及びインバータ46列を
含む。ナンド・ゲート44以外の他の一致ゲートは要求さ
れる出力信号により交代して使用することができる。イ
ンバータ42はVDDと接地との間に接続され、その入力は
出力ノード14に、その出力はナンド・ゲート44の１入力
に接続される。ナンド・ゲート44の他の入力は入力ノー
ド28に接続される。ナンド・ゲート44の出力はインバー
タ46の入力ライン48に接続され、インバータ46の出力は
トランジスタ26のゲートに接続される。回路40の特に興
味あることはインバータ42のしきい値電圧である。イン
バータ42のしきい値電圧はインバータ32について説明し
た方法に類似の方法でセットされる。しかし、インバー
タ42のしきい値電圧はトランジスタ32のそれより低い。
号は出力ノード14とトランジスタ26のゲートとの間に接
続された回路40によって供給される。回路40は出力ノー
ド14とトランジスタ26のゲートとの間に直列接続された
インバータ42,ナンド・ゲート44及びインバータ46列を
含む。ナンド・ゲート44以外の他の一致ゲートは要求さ
れる出力信号により交代して使用することができる。イ
ンバータ42はVDDと接地との間に接続され、その入力は
出力ノード14に、その出力はナンド・ゲート44の１入力
に接続される。ナンド・ゲート44の他の入力は入力ノー
ド28に接続される。ナンド・ゲート44の出力はインバー
タ46の入力ライン48に接続され、インバータ46の出力は
トランジスタ26のゲートに接続される。回路40の特に興
味あることはインバータ42のしきい値電圧である。イン
バータ42のしきい値電圧はインバータ32について説明し
た方法に類似の方法でセットされる。しかし、インバー
タ42のしきい値電圧はトランジスタ32のそれより低い。
ドライバ10は、又データ供給ライン12とトランジスタ
22との間に接続されている１対のインバータ50,52を含
む。インバータ50,52はトランジスタ22及びナンド・ゲ
ート34,44の各々の１入力に入力データ信号を供給す
る。そのインバータの数は設計の要求によって変えるこ
とができる。
22との間に接続されている１対のインバータ50,52を含
む。インバータ50,52はトランジスタ22及びナンド・ゲ
ート34,44の各々の１入力に入力データ信号を供給す
る。そのインバータの数は設計の要求によって変えるこ
とができる。
動作において、送信ライン16は外部プルアップ抵抗に
より端子VDDの電圧近くにプリチャージされる。入力ノ
ード28にハイ・データ信号を受信すると、トランジスタ
22はそれに応答して出力ノード14と接地との間に電流を
導通し、ノード14の出力電圧をドロップする。トランジ
スタ22,24,26の各々はMOSトランジスタのため、そのチ
ャンネル幅に逆比例した特有抵抗を表わす。トランジス
タ22のチャンネル幅は、出力ノード14の電流サージを防
止し、電流の対時間変化率（di/dt）を減少するだけ相
当小さい。しかし、出力ノード14の電圧がドロップし始
めたときに、トランジスタ22は出力電圧を要求されたロ
ーの値にドロップするだけ十分な電流を導通するには小
さすぎる。十分な電流を流しうるため、トランジスタ2
4,26はシーケンスに作動される。
より端子VDDの電圧近くにプリチャージされる。入力ノ
ード28にハイ・データ信号を受信すると、トランジスタ
22はそれに応答して出力ノード14と接地との間に電流を
導通し、ノード14の出力電圧をドロップする。トランジ
スタ22,24,26の各々はMOSトランジスタのため、そのチ
ャンネル幅に逆比例した特有抵抗を表わす。トランジス
タ22のチャンネル幅は、出力ノード14の電流サージを防
止し、電流の対時間変化率（di/dt）を減少するだけ相
当小さい。しかし、出力ノード14の電圧がドロップし始
めたときに、トランジスタ22は出力電圧を要求されたロ
ーの値にドロップするだけ十分な電流を導通するには小
さすぎる。十分な電流を流しうるため、トランジスタ2
4,26はシーケンスに作動される。
トランジスタ22がインバータ32のしきい値電圧以下に
出力ノード14の電圧を引っぱったときに、インバータ32
の出力はハイになる。ナンド・ゲート34はその両入力に
ハイが入力され、その出力をローに切換える（インバー
タ36の入力ライン38）。それに応答してインバータ36の
出力はハイとなり、トランジスタ24のゲートにそれを接
続することによってフィードバック・ループを完成す
る。トランジスタ24はそのフィードバック信号に応答し
て、トランジスタ22と並列に、出力ノード14と接地との
間に電流を流し、出力に流す電流を増加させるようにす
る。しかし、出力電圧がドロップしているので、トラン
ジスタ24,22が共に動作しているための電流は、トラン
ジスタ22が１つだけ動作していたときの電流と大体同一
であり、di/dtは増加しない。
出力ノード14の電圧を引っぱったときに、インバータ32
の出力はハイになる。ナンド・ゲート34はその両入力に
ハイが入力され、その出力をローに切換える（インバー
タ36の入力ライン38）。それに応答してインバータ36の
出力はハイとなり、トランジスタ24のゲートにそれを接
続することによってフィードバック・ループを完成す
る。トランジスタ24はそのフィードバック信号に応答し
て、トランジスタ22と並列に、出力ノード14と接地との
間に電流を流し、出力に流す電流を増加させるようにす
る。しかし、出力電圧がドロップしているので、トラン
ジスタ24,22が共に動作しているための電流は、トラン
ジスタ22が１つだけ動作していたときの電流と大体同一
であり、di/dtは増加しない。
トランジスタ22,24が出力ノード14の電圧をインバー
タ42のしきい値電圧以下にひっぱったとき（インバータ
32のしきい値電圧より低い）、インバータ42の出力はハ
イとなる。ナンド・ゲート44はその両入力にハイの値が
入力され、その出力（インバータ46の入力ライン48）を
ローに切換える。それに応答してインバータ46の出力は
ハイとなり、トランジスタ26のゲートにそれを接続して
第２のフィードバック・ループを完成する。トランジス
タ26はそのフィードバック信号に応答してトランジスタ
22,24と並列に出力ノード14及び接地間に電流を流して
出力の電流を増加するようにする。しかし、出力電圧は
再びドロップしているので、トランジスタ22,24が共に
動作するための電流はトランジスタ22又は24が１つのみ
動作しているときの電流とほぼ同一である。
タ42のしきい値電圧以下にひっぱったとき（インバータ
32のしきい値電圧より低い）、インバータ42の出力はハ
イとなる。ナンド・ゲート44はその両入力にハイの値が
入力され、その出力（インバータ46の入力ライン48）を
ローに切換える。それに応答してインバータ46の出力は
ハイとなり、トランジスタ26のゲートにそれを接続して
第２のフィードバック・ループを完成する。トランジス
タ26はそのフィードバック信号に応答してトランジスタ
22,24と並列に出力ノード14及び接地間に電流を流して
出力の電流を増加するようにする。しかし、出力電圧は
再びドロップしているので、トランジスタ22,24が共に
動作するための電流はトランジスタ22又は24が１つのみ
動作しているときの電流とほぼ同一である。
トランジスタ22,24,26はそれらの組合わせ並列抵抗が
送信ライン16を最悪の設計ロードに対するロー電圧に維
持することができるような大きさとする。しかし、イン
バータ32,42の差動しきい値電圧を有するデュアル・フ
ィードバック設計は送信ラインのロードの変化を個有的
に補償するということが大切である。例えば、ライン容
量が増加したとき、トランジスタ22はより長くかかり、
その出力電圧をインバータ32のしきい値以下に減少す
る。かくして、インバータ32はトランジスタ22が導通し
た後までトランジスタ24に対するフィードバック信号を
遅延させるが、インバータ42はトランジスタ24が導通し
た後までトランジスタ26に対するフィードバック信号を
遅延させる。回路30,40は単なる遅延線ではない。トラ
ンジスタ22,24,26の相対的寸法とともにインバータ32,4
2の差動しきい値電圧は、ドライバ10がロード状態の変
動、或は異なるロード状態を自動的に補償して出力ノー
ド14の電流スパイクを防止するということを保証する。
送信ライン16を最悪の設計ロードに対するロー電圧に維
持することができるような大きさとする。しかし、イン
バータ32,42の差動しきい値電圧を有するデュアル・フ
ィードバック設計は送信ラインのロードの変化を個有的
に補償するということが大切である。例えば、ライン容
量が増加したとき、トランジスタ22はより長くかかり、
その出力電圧をインバータ32のしきい値以下に減少す
る。かくして、インバータ32はトランジスタ22が導通し
た後までトランジスタ24に対するフィードバック信号を
遅延させるが、インバータ42はトランジスタ24が導通し
た後までトランジスタ26に対するフィードバック信号を
遅延させる。回路30,40は単なる遅延線ではない。トラ
ンジスタ22,24,26の相対的寸法とともにインバータ32,4
2の差動しきい値電圧は、ドライバ10がロード状態の変
動、或は異なるロード状態を自動的に補償して出力ノー
ド14の電流スパイクを防止するということを保証する。
一実施例において、トランジスタ22の特有抵抗（R1）
はトランジスタ26の特有抵抗（R3）より大きいトランジ
スタ24の特有抵抗（R2）より更に大きい。好ましい実施
例におけるR1は約R2の２倍であり、約R3の３倍乃至４倍
である。従って、MOSトランジスタについて、トランジ
スタ24のチャンネル幅はトランジスタ22のそれの約２倍
であり、トランジスタ26のチャンネル幅はトランジスタ
22のそれの約３倍乃至４倍である。
はトランジスタ26の特有抵抗（R3）より大きいトランジ
スタ24の特有抵抗（R2）より更に大きい。好ましい実施
例におけるR1は約R2の２倍であり、約R3の３倍乃至４倍
である。従って、MOSトランジスタについて、トランジ
スタ24のチャンネル幅はトランジスタ22のそれの約２倍
であり、トランジスタ26のチャンネル幅はトランジスタ
22のそれの約３倍乃至４倍である。
第２図は、１個のトランジスタを有する出力ドライバ
60とこの発明による３個のトランジスタを有するドライ
バ10との間の出力電流の比較を示す。ドライバ60はその
出力に電流スパイクＡを現わし、その傾斜に反映する電
流の時間変化率が相当高いことを示す。それに反し、ド
ライバ10は相当減少したスパイクＢと、電流の時間変化
率とを有する。
60とこの発明による３個のトランジスタを有するドライ
バ10との間の出力電流の比較を示す。ドライバ60はその
出力に電流スパイクＡを現わし、その傾斜に反映する電
流の時間変化率が相当高いことを示す。それに反し、ド
ライバ10は相当減少したスパイクＢと、電流の時間変化
率とを有する。
この発明は以上説明した実施例の範囲に限定されるべ
きではなく、この発明の原理の範囲内で変化変更するこ
とができるものである。
きではなく、この発明の原理の範囲内で変化変更するこ
とができるものである。
第１図は、この発明の一形式による出力ドライバの回路
図、 第２図は、従来のドライバとこの発明のドライバとを比
較する出力電流対時間のグラフである。 図中、10……出力ドライバ、12……データ供給ライン、
14……出力ノード、16……通信ライン、18……容量性ロ
ード、20……接地端子、22,24,26……トランジスタ、28
……入力ノード、32,36,42,46……インバータ、34,44…
…ナンド・ゲート、50,52……１対のインバータ。
図、 第２図は、従来のドライバとこの発明のドライバとを比
較する出力電流対時間のグラフである。 図中、10……出力ドライバ、12……データ供給ライン、
14……出力ノード、16……通信ライン、18……容量性ロ
ード、20……接地端子、22,24,26……トランジスタ、28
……入力ノード、32,36,42,46……インバータ、34,44…
…ナンド・ゲート、50,52……１対のインバータ。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 592089054 エヌシーアール インターナショナル インコーポレイテッド ＮＣＲ Ｉｎｔｅｒｎａｔｉｏｎａｌ, Ｉｎｃ. アメリカ合衆国 45479 オハイオ、デ イトン サウス パターソン ブールバ ード 1700 (73)特許権者 595026416 シンバイオス・インコーポレイテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ハロルド エス．クラーフツ アメリカ合衆国 80525 コロラド フ ォート コリンズ，ネルソン レイン 3243 (72)発明者 モーリス エム．モール アメリカ合衆国 80526 コロラド フ ォート コリンズ，ラークバンティング ドライブ 742 (56)参考文献 特開 昭63−276917（ＪＰ，Ａ) 特開 昭64−61117（ＪＰ，Ａ)
Claims (5)
- 【請求項１】出力ノードと基準電圧端子との間に接続さ
れ、入力データ信号に応答してその間に第１の特有抵抗
を有して電流を導通する第１のトランジスタと、 前記出力ノードと前記基準電圧端子との間に接続され、
前記出力からの第１のフィードバック信号に応答して第
２の特有抵抗を有して前記出力ノード基準電圧端子間に
電流を導通する第２のトランジスタと、 前記出力ノードと前記基準電圧端子との間に接続され、
前記出力からの第２のフィードバック信号に応答して第
３の特有抵抗を有して前記出力ノード基準電圧端子間に
電流を導通する第３のトランジスタと、 前記出力ノードと前記第２のトランジスタの制御電極と
の間に接続され、前記入力データ信号が前記第１のトラ
ンジスタに供給された後まで前記第１のフィードバック
信号を遅延させる第１の遅延手段と、 前記出力ノードと前記第３のトランジスタの制御電極と
の間に接続され、前記第１のフィードバック信号が前記
第２のトランジスタに供給された後まで前記第２のフィ
ードバック信号を遅延させる第１の遅延手段と、から構
成され、 前記第１の遅延手段は第１のしきい値電圧で作動する第
１のインバータを有し、前記第２の遅延回路は第２のし
きい値電圧で作動する第２のインバータを有し、前記第
２のしきい値電圧は、前記第１のしきい値電圧よりも小
さい、 ことを特徴とする電流制限出力ドライバ。 - 【請求項２】前記第１の特有抵抗の値は前記第２の特有
抵抗の値よりも大きく、前記第２の特有抵抗の値は、前
記第３の特有抵抗の値よりもさらに大きい、特許請求の
範囲第１項に記載の電流制限出力ドライバ。 - 【請求項３】前記第１のトランジスタ、前記第２のトラ
ンジスタ及び前記第３のトランジスタは、MOS電界効果
トランジスタであり、前記第１のトランジスタのチャン
ネル幅は、前記第２のトランジスタのチャンネル幅より
小さく、前記第２のトランジスタのチャンネル幅は、前
記第３のトランジスタのチャンネル幅よりさらに小さ
い、特許請求の範囲第２項に記載の電流制限出力ドライ
バ。 - 【請求項４】前記基準電圧は、接地電圧である特許請求
の範囲第３項に記載の電流制限出力ドライバ。 - 【請求項５】前記データ信号の供給線と前記第１のトラ
ンジスタ間に接続され、前記第１のトランジスタに前記
入力データ信号を供給する直列接続された１対のインバ
ータを含む、特許請求の範囲第４項に記載の電流制限出
力ドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/432,260 US4962345A (en) | 1989-11-06 | 1989-11-06 | Current limiting output driver |
| US432,260 | 1989-11-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03162011A JPH03162011A (ja) | 1991-07-12 |
| JP3256715B2 true JP3256715B2 (ja) | 2002-02-12 |
Family
ID=23715406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29738390A Expired - Lifetime JP3256715B2 (ja) | 1989-11-06 | 1990-11-05 | 電流制限出力ドライバ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4962345A (ja) |
| JP (1) | JP3256715B2 (ja) |
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|---|---|---|---|---|
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| US5355029A (en) * | 1993-07-12 | 1994-10-11 | Digital Equipment Corporation | Staged CMOS output buffer |
| US5751167A (en) * | 1993-08-16 | 1998-05-12 | Nec Corporation | CMOS output buffer circuit which converts CMOS logic signals to ECL logic signals and which discharges parasitic load capacitances |
| US5959481A (en) * | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
| US6114895A (en) * | 1997-10-29 | 2000-09-05 | Agilent Technologies | Integrated circuit assembly having output pads with application specific characteristics and method of operation |
| SG68690A1 (en) | 1997-10-29 | 1999-11-16 | Hewlett Packard Co | Integrated circuit assembly having output pads with application specific characteristics and method of operation |
| US6157223A (en) * | 1997-12-23 | 2000-12-05 | Texas Instruments Incorporated | Output buffer with switching PMOS drivers |
| US9454500B2 (en) * | 2013-06-17 | 2016-09-27 | Nxp B.V. | Network communication control apparatus, system and method |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3604952A (en) * | 1970-02-12 | 1971-09-14 | Honeywell Inc | Tri-level voltage generator circuit |
| JPS52146274A (en) * | 1976-05-31 | 1977-12-05 | Toshiba Corp | Output circuit |
| US4250410A (en) * | 1979-02-27 | 1981-02-10 | Motorola, Inc. | Speed-up circuit |
| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
| JPS60173924A (ja) * | 1984-02-20 | 1985-09-07 | Toshiba Corp | 論理回路 |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
| GB2184622B (en) * | 1985-12-23 | 1989-10-18 | Philips Nv | Outputbuffer and control circuit providing limited current rate at the output |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| US4758743A (en) * | 1986-09-26 | 1988-07-19 | Motorola, Inc. | Output buffer with improved di/dt |
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
| US4829199A (en) * | 1987-07-13 | 1989-05-09 | Ncr Corporation | Driver circuit providing load and time adaptive current |
| US4777389A (en) * | 1987-08-13 | 1988-10-11 | Advanced Micro Devices, Inc. | Output buffer circuits for reducing ground bounce noise |
| US4825099A (en) * | 1987-12-04 | 1989-04-25 | Ford Microelectronics | Feedback-controlled current output driver having reduced current surge |
| US4864243A (en) * | 1987-12-07 | 1989-09-05 | Vlsi Technology, Inc. | Method and an apparatus for resolving identical address requests in a dual port circuit device |
-
1989
- 1989-11-06 US US07/432,260 patent/US4962345A/en not_active Expired - Lifetime
-
1990
- 1990-11-05 JP JP29738390A patent/JP3256715B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03162011A (ja) | 1991-07-12 |
| US4962345A (en) | 1990-10-09 |
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