JPH0318958A - マルチプロセッサシステム - Google Patents

マルチプロセッサシステム

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JPH0318958A
JPH0318958A JP1152574A JP15257489A JPH0318958A JP H0318958 A JPH0318958 A JP H0318958A JP 1152574 A JP1152574 A JP 1152574A JP 15257489 A JP15257489 A JP 15257489A JP H0318958 A JPH0318958 A JP H0318958A
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JP
Japan
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interrupt
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processors
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interruption
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JP1152574A
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Masato Nishida
西田 政人
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NEC Corp
Original Assignee
NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はマルチプロセッサシステムに関し、特に複数の
プロセッサ間の割込み機能を制御するマルチプロセッサ
システムに関する。
従来技術 マルチプロセッサシステムにおけるプロセッサ間通信制
込み送出方法としては、各プロセッサ間に1対1にネッ
トを張って割込み要求プロセッサから直接他プロセッサ
へ割込み要求を送出するか、プロセッサ間をバスによっ
て結合して、このバスを介して他プロセッサに対して割
込み要求を送出する方式がある。
各プロセッサ間に1対1のネットを張って直接他のプロ
セッサに割込み要求を送出する方法では、プロセッサ台
数(n)とすると、(n−1)組のネットワークと各プ
ロセッサに(N−1)個の割込み送出ボートが必要とな
り、プロセッサ台数が増大すると、これに比例してハー
ドウェア量が増大し、実現は困難となる。
また、バス構造を取る場合には、他プロセッサとのバス
競合の制御を行なう必要があるし、割込み先、または割
込み元(自プロセッサに割込みが発生しない様に)のプ
ロセッサを識別するためにバス上にプロセッサ番号等の
情報を流す必要が有り、バス幅の増大を招き、また制御
が複雑になるという欠点が有る。
更に、他プロセッサに対して割込みを送出するには、プ
ログラム中のプロセッサ開割込み命令によって割込みを
発生させる必要がある。
この場合、プログラム中の命令によってプロセッサ開割
込みを発生させるため、たとえば複数のプロセッサ間で
同期をとって処理を行なう様なマイクロタスク制御を行
なっているプログラムにおいて、あるプロセッサで例外
が発生したため、同期制御を行なっている他のプロセッ
サを停止させようとしても、例外発生から他プロセッサ
に対して割込みを発生するまでには、ソフトウェアの割
込み処理ルーチンを起動し、どのプロセッサに割込みを
かけるかを判断した後に、他プロセッサに対して割込信
号が送出されることになる。そのため、例外発生から、
他プロセッサを停止させるまでかなりの時間がかかって
しまい、例外発生の原因となった情報が失われてしまう
可能性が高いという欠点がある。
発明の目的 本発明の目的は、複数のプロセッサ間の割込み要求の制
御を簡単な構成にて実現することが可能なマルチプロセ
ッサシステムを提供することである。
本発明の他の目的は1のプロセッサにおける例外発生か
ら他プロセッサを停止させるまでの時間を短くして、プ
ログラムデバッグを容易にすることが可能なマルチプロ
セッサシステムを提供することを目的とする。
発明の構成 本発明によるマルチプロセッサシステムは、複数のプロ
セッサから構成されるマルチプロセッサシステムであっ
て、前記プロセッサ各々に、他プロセッサからの割込み
要求を受付ける割込み受信手段と、他プロセッサに対す
る割込みを発生する割込み発生手段とを設け、第1及び
第2の他プロセッサからの少なくとも一方の割込み要求
に応答して前記割込み受信手段へ当該要求を供給する手
段と、前記割込み発生手段及び前記第1の他プロセッサ
からの少なくとも一方の割込み要求に応答して前記第2
の他プロセッサに対して当該要求を供給する手段と、前
記割込み発生手段及び前記第2の他プロセッサからの少
なくとも一方の割込み要求に応答して前記第1の他プロ
セッサに対して当該要求を供給する手段とを含むことを
特徴とする。
本発明による他のマルチプロセッサシステムは、複数の
プロセッサから構成されるマルチプロセッサシステムで
あって、前記プロセッサの各々に、自プロセッサ内及び
他プロセッサからの割込み要求を受けて割込み処理を起
動する割込み制御手段と、予め設定可能な割込みマスク
レジスタと、デパックモードであることを示すデパック
モードレジスタと、前記割込み制御手段により割込み処
理が起動されたときに前記デパックモードレジスタがデ
バッグモードを示すとき、他プロセッサに対して割込み
要求を送出する手段と、他プロセッサからの割込み要求
に応答して前記割込みマスクレジスタが割込み受付は状
態を示すときに当該割込み要求を前記割込み制御手段に
対して報告する手段とを設けてなることを特徴とする。
実施例 次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例のプロセッサの一部の概略図
である。割込み受信レジスタ1aは信号線1a2.la
3等によってプロセッサ内の複数のユニット(図示せず
)に接続され、割込み要求を受けつける。また、信号線
1alによってアンド回路5aに接続される。
プロセッサ開割込み受信レジスタ1bは信号線lblに
よってアンド回路5bに接続される。アンド回路5aお
よび5bは信号線5alおよび5blを介して割込み原
因レジスタ2aおよびプロセッサ開割込み受信レジスタ
2bに接続される。
割込み原因レジスタ2aは信号線2alを介してオア回
路7および8に接続され、プロセッサ間通信側込み原因
レジスタ2bは信号線2blにてオア回路7に接続され
る。
割込みマスクレジスタ3aは信号線3alにてアンド回
路5aに、またプロセッサ間通信側込みマスクレジスタ
3bは信号線3blにてアンド回路5bに夫々接続され
る。また、デバッグモードレジスタ4は信号線401を
介してアンド回路5bおよび9に接続される。
オア回路7は信号線701を介して命令制御ユニット(
図示せず)に接続され、オア回路8は信号線801を介
してアンド回路9に接続される。このアンド回路9は信
号線901を介してオア回路10および11に接続され
る。
第1のプロセッサ(第2図A)の割込み信号は信号線1
21を介してオア回路6および10に接続され、オア回
路10は信号線101を介して第2のプロセッサ(第2
図C)に接続される。第2のプロセッサ(第2図C)の
割込み信号は信号線122を介してオア回路6および1
1に接続され、オア回路11は信号線Illを介して第
1のプロセッサ(第2図A)に接続される。オア回路6
は信号線601を介してプロセッサ開割込み受信レジス
タ1bに接続される。
第2図は各プロセッサ間の接続関係を示した図である。
Aは第1のプロセッサ、Bは自プロセッサ、Cは第2の
プロセッサを夫々示す。
次に動作の説明を行う。自プロセッサ内の割込、たとえ
ば演算例外やメモリアクセスにより例外割込等は、信号
線1a2,1a3を介して割込み受信レジスタ1aに格
納され、割込受は付は可能状態(割込処理中でない等)
であれば、各割込みに対応する割込みマスクレジスタ3
aのビットと論理積をとって割込み原因レジスタ2aに
格納される。
割込マスクレジスタ3aには、各割込みが受は付は可能
(マスク0FF)か、無視または保留状態にしておく 
(マスクON)のいずれかの状態がプログラムによって
設定される。いずれかの割込み要求が割込み原因レジス
タ2aに格納されると、信号線701を介して命令制御
ユニットに対し割込処理の開始要求が送出され、命令制
御ユニットでは、現在処理中のプロセスの処理を中断し
割込処理を行なう。
ここまでは通常の割込制御であるが、この時デバッグモ
ードレジスタ4がON状態であれば、該割込処理開始要
求がアンド回路9で有効化され、オア回路10.11を
介して2つの他プロセッサへ通知される。この時、他プ
ロセッサに対して割込が通知される原因となる割込み原
因レジスタ2aのビットは、ある特定の割込みに限定し
ても良い。
割込み信号が通知された他のプロセッサも同様の構成を
持っており、また、各プロセッサのプロセッサ間割込通
知信号101,111は第2図に示す様に、それぞれ隣
接する左右のプロセッサ間割込受信信号121.122
に接続され、それぞれオア回路10.11を介してその
隣りのプロセッサへと伝搬して行くようになっている。
すなわち、あるプロセッサで発生したプロセッサ間割込
信号は、2つのネットを介してそれぞれ左右の全プロセ
ッサに対してブロードキャストされる。他のプロセッサ
で同時にプロセッサ間割込信号が発生しても、オア回路
10.11で論理和がとられて伝搬される。
信号線121.122を介して通知されたプロセッサ間
割込信号は、オア回路6で1本にまとめられてプロセッ
サ間割込受信レジスタ1bに格納される。
このとき、デバッグモードレジスタ4がON状態を示し
、プロセッサ開割込みマスクレジスタ3bがOFF状態
を示すとき、この割込みは受は付けられ、プロセッサ開
割込み原因レジスタ2bに格納され、他の割込原因レジ
スタと同様に論理和がとられて命令制御ユニットに対し
て割込み処理要求が発せられる。ただし、他プロセッサ
に対するプロセッサ開割込みは発生されない。
また、プロセッサ開割込みマスクがONの時は、鎖側込
みは保留され、プロセッサ開割込み受信レジスタ1bに
ホールドされる。さらに、デバッグモードレジスタOF
Fでプロセッサ間通信側込みマスクOFF時には、該プ
ロセッサ開割込みは無視される。
プロセッサ開割込みマスクレジスタ3bおよびデバッグ
モードレジスタ4は、マイクロタスク等のプロセッサ間
で同期制御をすることが必要なタスクの各プロセッサへ
のディスパッチ時に、各プロセッサのプロセッサステー
タスワード(PSV)の一部として設定される。すなわ
ち、マイクロタスク内で例外が発生した様なケースを検
証したい場合、タスク内でのデバッグモードレジスタ4
をON1プロセッサ間割込みマスクをOFFとすること
で、同じタスクを処理している他のプロセッサも、例外
発生と同時に停止(割込み処理に入る)させることが出
来る。また、タスク内でO8等に処理が返ってしまった
様な場合には、プロセッサ間通信マスクレジスタがON
状態であるため割込みは保留され、マイクロタスクに処
理がもどったところで割込みが発生されることとなる。
この様に、自プロセッサの他プロセッサへの割込要求を
隣接する2つの他プロセッサの割込要求とそれぞれ論理
和をとって割込要求元と逆側のプロセッサとに送出する
と共に、2つの他プロセッサからの割込み要求の論理和
をとって自プロセッサに割込み要求を発生させる構造を
もたせ、これを隣りどうし結合することによって、2つ
の割込要求送出ボートと、2つの割込受信ボートと簡単
なハードウェア構成でプロセッサ開割込みをブロードキ
ャスト(放送)することができ、プロセッサ間割込制御
回路のハードウェア量および制御の複雑さを削減できる
ことになる。
また、複数のプロセッサで同期制御を行なっている場合
に、各プロセッサのデバッグモードレジスタをON、プ
ロセッサ開割込みマスクレジスタをOFFに設定するこ
とにより、あるプロセッサで例外が発生した場合、はと
んど同時に同時制御を行なっている他のプロセッサを停
止させることが出来、マイクロタスク、マルチタスク等
、複数のプロセッサを利用するプログラムにおいて、不
正な動作が行なわれた直後の状態を保持することが出来
るため、プログラムのデバッグを容易にすることができ
る。
発明の効果 斜上の如く、本発明によれば、簡単な構成でプロセッサ
間の割込み要求の制御を実現できるという効゛果がある
【図面の簡単な説明】
第1図は本発明の実施例のブロック図、第2図は第1図
の実施例を適用したマルチプロセッサシステムのブロッ
ク図である。 主要部分の符号の説明 A−C・・・・・・プロセッサ la、lb・・・・・・割込み受信レジスタ2a、2b
・・・・・・割込み原因レジスタ3a、3b・・・・・
・割込みマスクレジスタ4・・・・・・デバッグモード
レジスタ6〜11・・・・・オア回路

Claims (2)

    【特許請求の範囲】
  1. (1)複数のプロセッサから構成されるマルチプロセッ
    サシステムであって、前記プロセッサ各々に、他プロセ
    ッサからの割込み要求を受付ける割込み受信手段と、他
    プロセッサに対する割込みを発生する割込み発生手段と
    を設け、第1及び第2の他プロセッサからの少なくとも
    一方の割込み要求に応答して前記割込み受信手段へ当該
    要求を供給する手段と、前記割込み発生手段及び前記第
    1の他プロセッサからの少なくとも一方の割込み要求に
    応答して前記第2の他プロセッサに対して当該要求を供
    給する手段と、前記割込み発生手段及び前記第2の他プ
    ロセッサからの少なくとも一方の割込み要求に応答して
    前記第1の他プロセッサに対して当該要求を供給する手
    段とを含むことを特徴とするマルチプロセッサシステム
  2. (2)複数のプロセッサから構成されるマルチプロセッ
    サシステムであって、前記プロセッサの各々に、自プロ
    セッサ内及び他プロセッサからの割込み要求を受けて割
    込み処理を起動する割込み制御手段と、予め設定可能な
    割込みマスクレジスタと、デバッグモードであることを
    示すデバッグモードレジスタと、前記割込み制御手段に
    より割込み処理が起動されたときに前記デバッグモード
    レジスタがデバッグモードを示すとき、他プロセッサに
    対して割込み要求を送出する手段と、他プロセッサから
    の割込み要求に応答して前記割込みマスクレジスタが割
    込み受付け状態を示すときに当該割込み要求を前記割込
    み制御手段に対して報告する手段とを設けてなることを
    特徴とするマルチプロセッサシステム。
JP1152574A 1989-06-15 1989-06-15 マルチプロセッサシステム Expired - Lifetime JPH07120343B2 (ja)

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JP1152574A JPH07120343B2 (ja) 1989-06-15 1989-06-15 マルチプロセッサシステム

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JPH0318958A true JPH0318958A (ja) 1991-01-28
JPH07120343B2 JPH07120343B2 (ja) 1995-12-20

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368123B2 (en) 2000-03-07 2002-04-09 Alps Electric Co., Ltd. IC card connector having a shutter mechanism
JP2012181734A (ja) * 2011-03-02 2012-09-20 Ricoh Co Ltd プロセッサ装置のためのデバッグ回路、プロセッサ装置及びデバッグシステム
US9063915B2 (en) 2012-06-01 2015-06-23 Kabushiki Kaisha Toshiba Multiprocessor with a plurality of debug modules and debug ring units connected to generate a ring

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5860851A (ja) * 1981-10-08 1983-04-11 Toshiba Corp デ−タ伝送方式
JPS58101360A (ja) * 1981-12-14 1983-06-16 Hitachi Ltd デ−タ処理装置

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