JPH08161254A - 情報処理システムおよびそのバス調停方式 - Google Patents
情報処理システムおよびそのバス調停方式Info
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- JPH08161254A JPH08161254A JP6306573A JP30657394A JPH08161254A JP H08161254 A JPH08161254 A JP H08161254A JP 6306573 A JP6306573 A JP 6306573A JP 30657394 A JP30657394 A JP 30657394A JP H08161254 A JPH08161254 A JP H08161254A
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- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 処理装置１０が連続したデータ書込み処理を
行っている間に、入出力装置３０からのデータ書込み処
理を可能にする。中央処理装置１１と入出力装置３０の
それぞれで主記憶装置４０に対するデータ書込み要求が
発生した順番を維持したまま主記憶装置４０にデータ書
込み処理を行うことを可能にする。 【構成】 処理装置１０は、入出力装置３０のバス解放
要求信号Ｒをフラグビットとして格納するフラグビット
記憶領域１２２をもったＦＩＦＯ型ライトバッファ１２
を有する。調停回路２０は、ＦＩＦＯ型ライトバッファ
１２より読み出されたフラグ信号Ｆと入出力装置３０か
らのバス解放要求信号Ｒとにより、バス５０の使用権を
決定する。
行っている間に、入出力装置３０からのデータ書込み処
理を可能にする。中央処理装置１１と入出力装置３０の
それぞれで主記憶装置４０に対するデータ書込み要求が
発生した順番を維持したまま主記憶装置４０にデータ書
込み処理を行うことを可能にする。 【構成】 処理装置１０は、入出力装置３０のバス解放
要求信号Ｒをフラグビットとして格納するフラグビット
記憶領域１２２をもったＦＩＦＯ型ライトバッファ１２
を有する。調停回路２０は、ＦＩＦＯ型ライトバッファ
１２より読み出されたフラグ信号Ｆと入出力装置３０か
らのバス解放要求信号Ｒとにより、バス５０の使用権を
決定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＩＦＯ型ライトバッ
ファを持った処理装置と入出力装置と主記憶装置とを有
する情報処理システムに関し、特に、処理装置と入出力
装置との間のバス調停方式に関する。
ファを持った処理装置と入出力装置と主記憶装置とを有
する情報処理システムに関し、特に、処理装置と入出力
装置との間のバス調停方式に関する。
【０００２】
【従来の技術】従来から種々のバス調停方式が提案され
ている。その１つが、例えば、特開平４−３３３９５０
号公報（以下、先行技術１と呼ぶ）に開示されている。
ている。その１つが、例えば、特開平４−３３３９５０
号公報（以下、先行技術１と呼ぶ）に開示されている。
【０００３】図３を参照して、この先行技術１に開示さ
れた従来のバス調停方式について説明する。バス調停方
式を実現する情報処理システムは、処理装置１０´と、
調停回路２０´と、入出力装置３０と、主記憶装置４０
と、バス５０とを有する。処理装置１０´は、内部に中
央処理装置１１とＦＩＦＯ型ライトバッファ１２´とを
有している。主記憶装置４０は命令およびデータを保持
する。主記憶装置４０はメモリアレイ（図示せず）を含
む。中央処理装置１１は主記憶装置４０上の命令によっ
てデータ処理を行う。ＦＩＦＯ型ライトバッファ１２´
は中央処理装置１１からの書込みアドレスとデータを順
次保持し、保持したアドレスとデータを外部に順次供給
する。入出力装置３０は処理装置１０´に比較して処理
速度が低速であり、調停回路２０´へバス解放要求信号
Ｒを送出する。調停回路２０´は処理装置１０´と入出
力装置３０のバス５０の使用権を決定し、第１及び第２
の許可信号Ａ１およびＡ２をそれぞれ処理装置１０´お
よび入出力装置３０へ送出する。バス５０は、処理装置
１０´と入出力装置３０と主記憶装置４０とを接続して
いる。すなわち、信号線５１によって処理装置１０´と
バス５０とが接続され、信号線５３によって入出力装置
３０とバス５０とが接続され、信号線５４によって主記
憶装置４０とバス５０が接続されている。
れた従来のバス調停方式について説明する。バス調停方
式を実現する情報処理システムは、処理装置１０´と、
調停回路２０´と、入出力装置３０と、主記憶装置４０
と、バス５０とを有する。処理装置１０´は、内部に中
央処理装置１１とＦＩＦＯ型ライトバッファ１２´とを
有している。主記憶装置４０は命令およびデータを保持
する。主記憶装置４０はメモリアレイ（図示せず）を含
む。中央処理装置１１は主記憶装置４０上の命令によっ
てデータ処理を行う。ＦＩＦＯ型ライトバッファ１２´
は中央処理装置１１からの書込みアドレスとデータを順
次保持し、保持したアドレスとデータを外部に順次供給
する。入出力装置３０は処理装置１０´に比較して処理
速度が低速であり、調停回路２０´へバス解放要求信号
Ｒを送出する。調停回路２０´は処理装置１０´と入出
力装置３０のバス５０の使用権を決定し、第１及び第２
の許可信号Ａ１およびＡ２をそれぞれ処理装置１０´お
よび入出力装置３０へ送出する。バス５０は、処理装置
１０´と入出力装置３０と主記憶装置４０とを接続して
いる。すなわち、信号線５１によって処理装置１０´と
バス５０とが接続され、信号線５３によって入出力装置
３０とバス５０とが接続され、信号線５４によって主記
憶装置４０とバス５０が接続されている。
【０００４】処理装置１０´は信号線５１を介してアド
レスおよびデータ（以下、アドレスおよびデータを纏め
てアクセスデータと呼ぶ）をバス５０に出力し、信号線
５４を介して主記憶装置４０にアクセスデータを書き込
む。入出力装置３０も同様に信号線５３を介してバス５
０にアクセスデータを出力し、信号線５４を介して主記
憶装置４０にアクセスデータの書込みを行っている。
レスおよびデータ（以下、アドレスおよびデータを纏め
てアクセスデータと呼ぶ）をバス５０に出力し、信号線
５４を介して主記憶装置４０にアクセスデータを書き込
む。入出力装置３０も同様に信号線５３を介してバス５
０にアクセスデータを出力し、信号線５４を介して主記
憶装置４０にアクセスデータの書込みを行っている。
【０００５】このとき、処理装置１０´の主記憶装置４
０に対するデータの書込みは、バス５０の占有率を下げ
るため、ＦＩＦＯ型ライトバッファ１２´に格納された
アクセスデータ列は、１回の調停動作で連続して主記憶
装置４０に対して出力される。主記憶装置４０では、連
続して受け付けたアクセスデータ列を１つづつ分解して
メモリアレイに書き込んでいる。
０に対するデータの書込みは、バス５０の占有率を下げ
るため、ＦＩＦＯ型ライトバッファ１２´に格納された
アクセスデータ列は、１回の調停動作で連続して主記憶
装置４０に対して出力される。主記憶装置４０では、連
続して受け付けたアクセスデータ列を１つづつ分解して
メモリアレイに書き込んでいる。
【０００６】次に、図４を参照して、図３に示した従来
の情報処理システムのバス調停方式について説明する。
ここでは、バス解放要求信号Ｒ、および第１および第２
の許可信号Ａ１およびＡ２のいずれもアクティヴ・ロウ
であるとする。また、ＦＩＦＯ型ライトバッファ１２´
には第１及び第２のアクセスデータＣ１およびＣ２が既
に格納されているとする。この状態において、入出力装
置３０はバス解放要求信号Ｒを調停回路２０´へ送出
し、それからわずかに遅れて中央処理装置１１からＦＩ
ＦＯ型ライトバッファ１２´に対して第３のアクセスデ
ータＣ３の書き込みが行われたとする。
の情報処理システムのバス調停方式について説明する。
ここでは、バス解放要求信号Ｒ、および第１および第２
の許可信号Ａ１およびＡ２のいずれもアクティヴ・ロウ
であるとする。また、ＦＩＦＯ型ライトバッファ１２´
には第１及び第２のアクセスデータＣ１およびＣ２が既
に格納されているとする。この状態において、入出力装
置３０はバス解放要求信号Ｒを調停回路２０´へ送出
し、それからわずかに遅れて中央処理装置１１からＦＩ
ＦＯ型ライトバッファ１２´に対して第３のアクセスデ
ータＣ３の書き込みが行われたとする。
【０００７】このような場合、ＦＩＦＯ型ライトバッフ
ァ１２´には第１乃至第３のアクセスデータＣ１〜Ｃ３
が格納される。バス解放要求信号Ｒが調停回路２０´へ
送出されるよりも前に、既に、ＦＩＦＯ型ライトバッフ
ァ１２´には第１及び第２のアクセスデータＣ１および
Ｃ２が格納されているので、調停回路２０´は処理装置
１０´へアクティヴ・ロウの第１の許可信号Ａ１を送出
し、処理装置１０´に対してバス５４０の使用権を与え
ている。
ァ１２´には第１乃至第３のアクセスデータＣ１〜Ｃ３
が格納される。バス解放要求信号Ｒが調停回路２０´へ
送出されるよりも前に、既に、ＦＩＦＯ型ライトバッフ
ァ１２´には第１及び第２のアクセスデータＣ１および
Ｃ２が格納されているので、調停回路２０´は処理装置
１０´へアクティヴ・ロウの第１の許可信号Ａ１を送出
し、処理装置１０´に対してバス５４０の使用権を与え
ている。
【０００８】このため、先にＦＩＦＯ型ライトバッファ
１２´に格納されていた第１及び第２のアクセスデータ
Ｃ１およびＣ２は、順次、信号線５１、バス５０、およ
び信号線５４を介して主記憶装置４０に供給される。前
述したように、ＦＩＦＯ型ライトバッファ１２´に格納
されたアクセスデータ列は、１回の調停動作で連続して
主記憶装置４０に対して出力されるので、このとき既に
ＦＩＦＯ型ライトバッファ１２´に格納されている第３
のアクセスデータＣ３も、第２のアクセスデータＣ２に
引き続き、主記憶装置４０に供給される。
１２´に格納されていた第１及び第２のアクセスデータ
Ｃ１およびＣ２は、順次、信号線５１、バス５０、およ
び信号線５４を介して主記憶装置４０に供給される。前
述したように、ＦＩＦＯ型ライトバッファ１２´に格納
されたアクセスデータ列は、１回の調停動作で連続して
主記憶装置４０に対して出力されるので、このとき既に
ＦＩＦＯ型ライトバッファ１２´に格納されている第３
のアクセスデータＣ３も、第２のアクセスデータＣ２に
引き続き、主記憶装置４０に供給される。
【０００９】したがって、ＦＩＦＯ型ライトバッファ１
２´に第３のアクセスデータＣ３が格納されるよりも前
に、バス解放要求信号Ｒが調停回路２０´へ送出された
にも拘らず、このバス解放要求信号Ｒが調停回路２０´
で受け付けられず、順番の入れ替えが発生してしまう。
処理装置１０´（ＦＩＦＯ型ライトバッファ１２´）か
ら主記憶装置４０への第１乃至第３のアクセスデータＣ
１〜Ｃ３の書き込みが終了した後、調停回路２０´はバ
ス解放要求信号Ｒを受け付け、第１の許可信号Ａ１の送
出を停止し、アクティヴ・ロウの第２の許可信号Ａ２を
入出力装置３０へ送出し、入出力装置３０にバス５０の
使用権を与える。この第２の許可信号Ａ２に応答して、
入出力装置３０はアクセスデータＩ１を信号線５３、バ
ス５０、および信号線５４を介して主記憶装置４０に書
き込む。
２´に第３のアクセスデータＣ３が格納されるよりも前
に、バス解放要求信号Ｒが調停回路２０´へ送出された
にも拘らず、このバス解放要求信号Ｒが調停回路２０´
で受け付けられず、順番の入れ替えが発生してしまう。
処理装置１０´（ＦＩＦＯ型ライトバッファ１２´）か
ら主記憶装置４０への第１乃至第３のアクセスデータＣ
１〜Ｃ３の書き込みが終了した後、調停回路２０´はバ
ス解放要求信号Ｒを受け付け、第１の許可信号Ａ１の送
出を停止し、アクティヴ・ロウの第２の許可信号Ａ２を
入出力装置３０へ送出し、入出力装置３０にバス５０の
使用権を与える。この第２の許可信号Ａ２に応答して、
入出力装置３０はアクセスデータＩ１を信号線５３、バ
ス５０、および信号線５４を介して主記憶装置４０に書
き込む。
【００１０】バス解放要求信号Ｒが調停回路２０´で受
け付けられたので、入出力装置３０はバス解放要求信号
Ｒの送出を停止する。
け付けられたので、入出力装置３０はバス解放要求信号
Ｒの送出を停止する。
【００１１】尚、本発明に関連する他の先行技術として
次に述べるものが知られている。例えば、特開平２−１
４４６５２号公報（以下、先行技術２と呼ぶ）には、先
入れ先出し（ＦＩＦＯ）記憶装置に現在蓄積されている
データ量に応じてバス獲得優先度を変更してバス使用権
を与えるようにして、バス使用権の調停を合理化した
「バス調停方式」が提案されている。
次に述べるものが知られている。例えば、特開平２−１
４４６５２号公報（以下、先行技術２と呼ぶ）には、先
入れ先出し（ＦＩＦＯ）記憶装置に現在蓄積されている
データ量に応じてバス獲得優先度を変更してバス使用権
を与えるようにして、バス使用権の調停を合理化した
「バス調停方式」が提案されている。
【００１２】また、特開平１−２００４６１号公報（以
下、先行技術３と呼ぶ）には、１個のＦＩＦＯ型メモリ
と１個のデータドライバによる簡単な構成により、複数
のプロセス又はプロセッサがリソースを共有する系のア
ービトレーションを良好に行った「ＦＩＦＯ型メモリに
よるアービトレーション方式」が開示されている。
下、先行技術３と呼ぶ）には、１個のＦＩＦＯ型メモリ
と１個のデータドライバによる簡単な構成により、複数
のプロセス又はプロセッサがリソースを共有する系のア
ービトレーションを良好に行った「ＦＩＦＯ型メモリに
よるアービトレーション方式」が開示されている。
【００１３】特開昭６３−１４７２５２号公報（以下、
先行技術４と呼ぶ）には、スレーブプロセッサボードが
マスタプロセッサボードへ割込要求を行う際、共通バス
ラインの調停を行って、割込みの優先順位を判定する必
要をなくした「マルチプロセッサシステム」が開示され
ている。
先行技術４と呼ぶ）には、スレーブプロセッサボードが
マスタプロセッサボードへ割込要求を行う際、共通バス
ラインの調停を行って、割込みの優先順位を判定する必
要をなくした「マルチプロセッサシステム」が開示され
ている。
【００１４】特開昭６２−２０２２５３号公報（以下、
先行技術５と呼ぶ）には、処理装置からのデータ信号と
データライトクロック信号により情報設定部で設定され
た制御情報を介してＤＭＡＣがフラグ情報未設定のとき
にアクセス許可信号を入出力装置へ送出することによ
り、Ｉ／Ｏアダプタの増設に対してＤＭＡＣの増設を不
必要とした「メモリアクセス共用制御方式」が開示され
ている。
先行技術５と呼ぶ）には、処理装置からのデータ信号と
データライトクロック信号により情報設定部で設定され
た制御情報を介してＤＭＡＣがフラグ情報未設定のとき
にアクセス許可信号を入出力装置へ送出することによ
り、Ｉ／Ｏアダプタの増設に対してＤＭＡＣの増設を不
必要とした「メモリアクセス共用制御方式」が開示され
ている。
【００１５】
【発明が解決しようとする課題】近年、中央処理装置１
１の動作速度が高速化しており、バス５０の転送速度の
数倍にもなる。その結果、上述した従来のバス調停方式
では、ＦＩＦＯ型ライトバッファ１２´から主記憶装置
４０に対する連続したアドレスおよびデータ書込みが発
生してしまう。これにより、入出力装置３０から主記憶
装置４０へのデータの書込みが行えないという問題があ
る。
１の動作速度が高速化しており、バス５０の転送速度の
数倍にもなる。その結果、上述した従来のバス調停方式
では、ＦＩＦＯ型ライトバッファ１２´から主記憶装置
４０に対する連続したアドレスおよびデータ書込みが発
生してしまう。これにより、入出力装置３０から主記憶
装置４０へのデータの書込みが行えないという問題があ
る。
【００１６】また、処理装置１０´からのデータ書込み
中に、入出力装置３０からのデータ書込み要求が発生し
た場合、処理装置１０´からのデータ書込みは連続して
行われるため、入出力装置３０からのデータ書込みを実
行することができない。このことにより、中央処理装置
１１および入出力装置３０からのそれぞれのデータ書込
み要求が発生した順序で主記憶回路４０に対するデータ
書込みが行えず、データ書込み順序の入れ替えが発生し
てしまうという問題がある。
中に、入出力装置３０からのデータ書込み要求が発生し
た場合、処理装置１０´からのデータ書込みは連続して
行われるため、入出力装置３０からのデータ書込みを実
行することができない。このことにより、中央処理装置
１１および入出力装置３０からのそれぞれのデータ書込
み要求が発生した順序で主記憶回路４０に対するデータ
書込みが行えず、データ書込み順序の入れ替えが発生し
てしまうという問題がある。
【００１７】本発明の目的は、処理装置が連続したデー
タ書込み処理を行っている間に、入出力装置からのデー
タ書込み処理を可能にした情報処理システムおよびバス
調停方式を提供することにある。
タ書込み処理を行っている間に、入出力装置からのデー
タ書込み処理を可能にした情報処理システムおよびバス
調停方式を提供することにある。
【００１８】本発明の他の目的は、中央処理装置と入出
力装置のそれぞれの主記憶装置に対するデータ書込み要
求が発生した順番に主記憶装置にデータ書込み処理を行
うことできる情報処理システムおよびバス調停方式を提
供することにある。
力装置のそれぞれの主記憶装置に対するデータ書込み要
求が発生した順番に主記憶装置にデータ書込み処理を行
うことできる情報処理システムおよびバス調停方式を提
供することにある。
【００１９】尚、上記先行技術２〜５のいずれも、処理
装置が連続したデータ書込み処理を行っている間に、入
出力装置からのデータ書込み処理を可能した技術および
データ書込み要求が発生した順番に主記憶装置にデータ
書込み処理を行うことできる技術を開示しておらず、そ
れを示唆する記載もなく、本発明とは全く異なる技術思
想である。
装置が連続したデータ書込み処理を行っている間に、入
出力装置からのデータ書込み処理を可能した技術および
データ書込み要求が発生した順番に主記憶装置にデータ
書込み処理を行うことできる技術を開示しておらず、そ
れを示唆する記載もなく、本発明とは全く異なる技術思
想である。
【００２０】
【課題を解決するための手段】本発明によれば、命令お
よびデータを保持する主記憶装置と、この主記憶装置上
の命令によってデータ処理を行う中央処理装置とこの中
央処理装置からの書き込みアドレスとデータを順次保持
して保持したアドレスとデータを外部に順次供給するＦ
ＩＦＯ型ライトバッファとを含む処理装置と、この処理
装置に比較して処理速度が低速な入出力装置と、前記主
記憶装置と前記処理装置と前記入出力装置とを接続する
バスと、前記処理装置と前記入出力装置のバス使用権を
決定する調停回路とを有する情報処理システムにおい
て、前記ＦＩＦＯ型ライトバッファは、前記入出力装置
からのバス解放要求信号をフラグビットとして格納する
フラグビット記憶領域を有し、前記調停回路は、前記Ｆ
ＩＦＯ型ライトバッファから前記フラグビットを受けた
ときに、前記処理装置からのデータ書き込みに対して前
記入出力装置からのデータ書き込みに優先権を与えるよ
うに前記バス使用権を決定することを特徴とする情報処
理システムが得られる。
よびデータを保持する主記憶装置と、この主記憶装置上
の命令によってデータ処理を行う中央処理装置とこの中
央処理装置からの書き込みアドレスとデータを順次保持
して保持したアドレスとデータを外部に順次供給するＦ
ＩＦＯ型ライトバッファとを含む処理装置と、この処理
装置に比較して処理速度が低速な入出力装置と、前記主
記憶装置と前記処理装置と前記入出力装置とを接続する
バスと、前記処理装置と前記入出力装置のバス使用権を
決定する調停回路とを有する情報処理システムにおい
て、前記ＦＩＦＯ型ライトバッファは、前記入出力装置
からのバス解放要求信号をフラグビットとして格納する
フラグビット記憶領域を有し、前記調停回路は、前記Ｆ
ＩＦＯ型ライトバッファから前記フラグビットを受けた
ときに、前記処理装置からのデータ書き込みに対して前
記入出力装置からのデータ書き込みに優先権を与えるよ
うに前記バス使用権を決定することを特徴とする情報処
理システムが得られる。
【００２１】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００２２】図１に本発明の一実施例による情報処理シ
ステムの構成を示す。図示の情報処理システムは、処理
装置の構成が相違し、また、調停回路の機能が相違して
いる点を除いて、図３に示したものと同様の構成を有す
る。したがって、処理装置および調停回路にそれぞれ参
照符号１０および２０を付して示す。また、図３に示し
たものと同様の機能を有するものには同一の参照符号を
付して、それらの説明について省略する。
ステムの構成を示す。図示の情報処理システムは、処理
装置の構成が相違し、また、調停回路の機能が相違して
いる点を除いて、図３に示したものと同様の構成を有す
る。したがって、処理装置および調停回路にそれぞれ参
照符号１０および２０を付して示す。また、図３に示し
たものと同様の機能を有するものには同一の参照符号を
付して、それらの説明について省略する。
【００２３】処理装置１０は、中央処理装置１１とＦＩ
ＦＯ型ライトバッファ１２とを含む。ＦＩＦＯ型ライト
バッファ１２は、次に述べるように、図３に示したＦＩ
ＦＯ型ライトバッファ１２´とは構成が相違している。
すなわち、ＦＩＦＯ型ライトバッファ１２´は中央処理
装置１１からのアクセスデータのみを格納しているのに
対して、本発明に係るＦＩＦＯ型ライトバッファ１２は
中央処理装置１１からのアクセスデータを格納するだけ
でなく、入出力装置３０からのバス解放要求信号Ｒをフ
ラグビットとして格納している。換言すれば、ＦＩＦＯ
型ライトバッファ１２は、アクセスデータを格納するた
めのデータ記憶領域１２１とフラグビットを格納するた
めのフラグビット記憶領域１２２とから構成されてい
る。フラグビット記憶領域１２２は格納したフラグビッ
トをフラグ信号Ｆとして出力する。フラグ信号Ｆは、Ｆ
ＩＦＯ型ライトバッファ１２内に格納されたアクセスデ
ータ列が、入出力装置３０からバス解放要求信号Ｒが出
力されていると同時にＦＩＦＯ型ライトバッファ１２に
書き込まれたアクセスデータ列であることを示す。
ＦＯ型ライトバッファ１２とを含む。ＦＩＦＯ型ライト
バッファ１２は、次に述べるように、図３に示したＦＩ
ＦＯ型ライトバッファ１２´とは構成が相違している。
すなわち、ＦＩＦＯ型ライトバッファ１２´は中央処理
装置１１からのアクセスデータのみを格納しているのに
対して、本発明に係るＦＩＦＯ型ライトバッファ１２は
中央処理装置１１からのアクセスデータを格納するだけ
でなく、入出力装置３０からのバス解放要求信号Ｒをフ
ラグビットとして格納している。換言すれば、ＦＩＦＯ
型ライトバッファ１２は、アクセスデータを格納するた
めのデータ記憶領域１２１とフラグビットを格納するた
めのフラグビット記憶領域１２２とから構成されてい
る。フラグビット記憶領域１２２は格納したフラグビッ
トをフラグ信号Ｆとして出力する。フラグ信号Ｆは、Ｆ
ＩＦＯ型ライトバッファ１２内に格納されたアクセスデ
ータ列が、入出力装置３０からバス解放要求信号Ｒが出
力されていると同時にＦＩＦＯ型ライトバッファ１２に
書き込まれたアクセスデータ列であることを示す。
【００２４】このフラグ信号Ｆは調停回路２０に供給さ
れる。調停回路２０はフラグ信号Ｆの値が変化すると、
処理装置１０への第１の許可信号Ａ１の送出を停止し、
処理装置１０による連続アクセスを中止させ、バス５０
を解放させる。
れる。調停回路２０はフラグ信号Ｆの値が変化すると、
処理装置１０への第１の許可信号Ａ１の送出を停止し、
処理装置１０による連続アクセスを中止させ、バス５０
を解放させる。
【００２５】例えば、中央処理装置１１から一定間隔で
ＦＩＦＯ型ライトバッファ１２にデータ書込みが行われ
ている場合に、途中で入出力装置３０からバス解放要求
信号Ｒが入力されると、ＦＩＦＯ型ライトバッファ１２
内のアクセスデータ列にフラグが立つことになる。ＦＩ
ＦＯ型ライトバッファ１２からは、順次、アクセスデー
タ列が信号線５１、バス５０、および信号線５４を介し
て主記憶装置４０に送出され、先程のフラグが立ったア
クセスデータになった時点で、処理装置１０はＦＩＦＯ
型ライトバッファ１２からのアクセスデータの出力を停
止し、バス５０を解放する。
ＦＩＦＯ型ライトバッファ１２にデータ書込みが行われ
ている場合に、途中で入出力装置３０からバス解放要求
信号Ｒが入力されると、ＦＩＦＯ型ライトバッファ１２
内のアクセスデータ列にフラグが立つことになる。ＦＩ
ＦＯ型ライトバッファ１２からは、順次、アクセスデー
タ列が信号線５１、バス５０、および信号線５４を介し
て主記憶装置４０に送出され、先程のフラグが立ったア
クセスデータになった時点で、処理装置１０はＦＩＦＯ
型ライトバッファ１２からのアクセスデータの出力を停
止し、バス５０を解放する。
【００２６】調停回路２０は、入出力装置３０からのバ
ス解放要求信号Ｒばかりでなく、ＦＩＦＯ型ライトバッ
ファ１２のフラグビット記憶領域１２２からのフラグ信
号Ｆをも受ける。調停回路２０は、後述するように、バ
ス解放要求信号Ｒとフラグ信号Ｆとに基づいて、バス使
用権を決定する。つまり、調停回路２０は、通常、処理
装置１０にバス５０の使用権を与えるが、入出力装置３
０からのバス解放要求信号Ｒを受けると、入出力装置３
０にバス５０の使用権を与える。但し、処理装置１０
（ＦＩＦＯ型ライトバッファ１２）からのフラグ信号Ｆ
が有効で、バス解放要求信号Ｒが来ているいる場合に、
調停回路２０は入出力装置３０にバス５０の使用権を与
える。このことにより、処理装置１０のデータ書込み中
に、入出力装置３０からのデータ書込み要求を実行する
ことが可能となる。
ス解放要求信号Ｒばかりでなく、ＦＩＦＯ型ライトバッ
ファ１２のフラグビット記憶領域１２２からのフラグ信
号Ｆをも受ける。調停回路２０は、後述するように、バ
ス解放要求信号Ｒとフラグ信号Ｆとに基づいて、バス使
用権を決定する。つまり、調停回路２０は、通常、処理
装置１０にバス５０の使用権を与えるが、入出力装置３
０からのバス解放要求信号Ｒを受けると、入出力装置３
０にバス５０の使用権を与える。但し、処理装置１０
（ＦＩＦＯ型ライトバッファ１２）からのフラグ信号Ｆ
が有効で、バス解放要求信号Ｒが来ているいる場合に、
調停回路２０は入出力装置３０にバス５０の使用権を与
える。このことにより、処理装置１０のデータ書込み中
に、入出力装置３０からのデータ書込み要求を実行する
ことが可能となる。
【００２７】次に、図２を参照して、図１に示した情報
処理システムのバス調停方式について説明する。ここで
は、図４の場合と同様に、バス解放要求信号Ｒ、および
第１および第２の許可信号Ａ１およびＡ２のいずれもア
クティヴ・ロウであるとする。また、図４の場合と同様
に、ＦＩＦＯ型ライトバッファ１２には第１及び第２の
アクセスデータＣ１およびＣ２が既に格納されていると
する。この状態において、入出力装置３０はバス解放要
求信号Ｒを調停回路２０へ送出し、それからわずかに遅
れて中央処理装置１１からＦＩＦＯ型ライトバッファ１
２に対して第３のアクセスデータＣ３の書き込みが行わ
れたとする。
処理システムのバス調停方式について説明する。ここで
は、図４の場合と同様に、バス解放要求信号Ｒ、および
第１および第２の許可信号Ａ１およびＡ２のいずれもア
クティヴ・ロウであるとする。また、図４の場合と同様
に、ＦＩＦＯ型ライトバッファ１２には第１及び第２の
アクセスデータＣ１およびＣ２が既に格納されていると
する。この状態において、入出力装置３０はバス解放要
求信号Ｒを調停回路２０へ送出し、それからわずかに遅
れて中央処理装置１１からＦＩＦＯ型ライトバッファ１
２に対して第３のアクセスデータＣ３の書き込みが行わ
れたとする。
【００２８】このような場合、ＦＩＦＯ型ライトバッフ
ァ１２のデータ記憶領域１２１には第１乃至第３のアク
セスデータＣ１〜Ｃ３が格納され、フラグビット記憶領
域１２２にはバス解放要求信号Ｒがフラグビットとして
格納される。ここで、フラグビットは、第３のアクセス
データＣ３に立つことになる。バス解放要求信号Ｒが調
停回路２０へ送出されるよりも前に、既に、ＦＩＦＯ型
ライトバッファ１２のデータ記憶領域１２１には第１及
び第２のアクセスデータＣ１およびＣ２が格納されてい
るので、調停回路２０は処理装置１０へアクティヴ・ロ
ウの第１の許可信号Ａ１を送出し、処理装置１０に対し
てバス５０の使用権を与えている。
ァ１２のデータ記憶領域１２１には第１乃至第３のアク
セスデータＣ１〜Ｃ３が格納され、フラグビット記憶領
域１２２にはバス解放要求信号Ｒがフラグビットとして
格納される。ここで、フラグビットは、第３のアクセス
データＣ３に立つことになる。バス解放要求信号Ｒが調
停回路２０へ送出されるよりも前に、既に、ＦＩＦＯ型
ライトバッファ１２のデータ記憶領域１２１には第１及
び第２のアクセスデータＣ１およびＣ２が格納されてい
るので、調停回路２０は処理装置１０へアクティヴ・ロ
ウの第１の許可信号Ａ１を送出し、処理装置１０に対し
てバス５０の使用権を与えている。
【００２９】このため、先にＦＩＦＯ型ライトバッファ
１２のデータ記憶領域１２１に格納されていた第１及び
第２のアクセスデータＣ１およびＣ２は、順次、信号線
５１、バス５０、および信号線５４を介して主記憶装置
４０に供給される。この後、ＦＩＦＯ型ライトバッファ
１２のフラグビット記憶領域１２２からフラグ信号Ｆが
調停回路２０に送出される。このフラグ信号Ｆに応答し
て、調停回路２０は第１の許可信号Ａ１の送出を停止
し、処理装置１０にバス５０を解放させる。また、処理
装置１０からのフラグ信号Ｆが有効（アクティブ・ロ
ウ）で、バス解放要求信号Ｒがきているので、調停回路
２０はアクティブ・ロウの第２の許可信号Ａ２を入出力
装置３０へ送出して、入出力装置３０にバス５０の使用
権を与える。この第２の許可信号Ａ２に応答して、入出
力装置３０はアクセスデータＩ１を信号線５３、バス５
０、および信号線５４を介して主記憶装置４０に書き込
む。
１２のデータ記憶領域１２１に格納されていた第１及び
第２のアクセスデータＣ１およびＣ２は、順次、信号線
５１、バス５０、および信号線５４を介して主記憶装置
４０に供給される。この後、ＦＩＦＯ型ライトバッファ
１２のフラグビット記憶領域１２２からフラグ信号Ｆが
調停回路２０に送出される。このフラグ信号Ｆに応答し
て、調停回路２０は第１の許可信号Ａ１の送出を停止
し、処理装置１０にバス５０を解放させる。また、処理
装置１０からのフラグ信号Ｆが有効（アクティブ・ロ
ウ）で、バス解放要求信号Ｒがきているので、調停回路
２０はアクティブ・ロウの第２の許可信号Ａ２を入出力
装置３０へ送出して、入出力装置３０にバス５０の使用
権を与える。この第２の許可信号Ａ２に応答して、入出
力装置３０はアクセスデータＩ１を信号線５３、バス５
０、および信号線５４を介して主記憶装置４０に書き込
む。
【００３０】バス解放要求信号Ｒが調停回路２０で受け
付けられたので、入出力装置３０はバス解放要求信号Ｒ
の送出を停止する。このバス解放要求信号Ｒが来なくな
ったので、調停回路２０は第２の許可信号Ａ２の送出を
停止する。フラグ信号Ｆが有効でも、バス解放要求信号
Ｒが来なくなったので、調停回路２０はアクティブ・ロ
ウの第１の許可信号Ａ１を処理装置１０へ送出して、処
理装置１０にバス５０の使用権を与える。この第１の許
可信号Ａ１に応答して、ＦＩＦＯ型ライトバッファ１２
のデータ記憶領域１２１に格納されていた第３のアクセ
スデータＣ３が、信号線５１、バス５０、および信号線
５４を介して主記憶装置４０に供給される。
付けられたので、入出力装置３０はバス解放要求信号Ｒ
の送出を停止する。このバス解放要求信号Ｒが来なくな
ったので、調停回路２０は第２の許可信号Ａ２の送出を
停止する。フラグ信号Ｆが有効でも、バス解放要求信号
Ｒが来なくなったので、調停回路２０はアクティブ・ロ
ウの第１の許可信号Ａ１を処理装置１０へ送出して、処
理装置１０にバス５０の使用権を与える。この第１の許
可信号Ａ１に応答して、ＦＩＦＯ型ライトバッファ１２
のデータ記憶領域１２１に格納されていた第３のアクセ
スデータＣ３が、信号線５１、バス５０、および信号線
５４を介して主記憶装置４０に供給される。
【００３１】このように、処理装置１０のデータ書込み
処理中に入出力装置３０のバス解放要求信号Ｒによるデ
ータ書込み要求を実行することが可能となる。また、中
央処理装置１１と入出力装置３０のそれぞれで主記憶装
置４０に対するデータ書込み要求が発生した順番に、主
記憶装置４０にデータ書込み処理を行うことが可能とな
る。
処理中に入出力装置３０のバス解放要求信号Ｒによるデ
ータ書込み要求を実行することが可能となる。また、中
央処理装置１１と入出力装置３０のそれぞれで主記憶装
置４０に対するデータ書込み要求が発生した順番に、主
記憶装置４０にデータ書込み処理を行うことが可能とな
る。
【００３２】本発明は上述した実施例に限定されず、本
発明の要旨を逸脱しない範囲内で種々の変更が可能であ
るのは勿論である。
発明の要旨を逸脱しない範囲内で種々の変更が可能であ
るのは勿論である。
【００３３】
【発明の効果】以上説明したように本発明は、処理装置
が連続したデータ書込み処理を行っている間に入出力装
置からのデータ書込み処理が可能となる。また、中央処
理装置と入出力装置のそれぞれで主記憶装置に対するデ
ータ書込み要求が発生した順番に、主記憶装置にデータ
書込み処理を行うことが可能となる。
が連続したデータ書込み処理を行っている間に入出力装
置からのデータ書込み処理が可能となる。また、中央処
理装置と入出力装置のそれぞれで主記憶装置に対するデ
ータ書込み要求が発生した順番に、主記憶装置にデータ
書込み処理を行うことが可能となる。
【図１】本発明の一実施例によるバス調停方式を実現す
る情報処理システムの構成を示すブロック図である。
る情報処理システムの構成を示すブロック図である。
【図２】図１に示した情報処理システムのバス調停方式
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図３】従来のバス調停方式を実現する情報処理システ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図４】図３に示した従来の情報処理システムのバス調
停方式を説明するためのタイムチャートである。
停方式を説明するためのタイムチャートである。
１０ 処理装置 １１ 中央処理装置 １２ ＦＩＦＯ型ライトバッファ １２１ データ記憶領域 １２２ フラグビット記憶領域 ２０ 調停回路 ３０ 入出力装置 ４０ 主記憶装置 ５０ バス ５１，５３，５４ 信号線
Claims (3)
- 【請求項１】 命令およびデータを保持する主記憶装置
と、この主記憶装置上の命令によってデータ処理を行う
中央処理装置とこの中央処理装置からの書き込みアドレ
スとデータを順次保持して保持したアドレスとデータを
外部に順次供給するＦＩＦＯ型ライトバッファとを含む
処理装置と、この処理装置に比較して処理速度が低速な
入出力装置と、前記主記憶装置と前記処理装置と前記入
出力装置とを接続するバスと、前記処理装置と前記入出
力装置のバス使用権を決定する調停回路とを有する情報
処理システムにおいて、 前記ＦＩＦＯ型ライトバッファは、前記入出力装置から
のバス解放要求信号をフラグビットとして格納するフラ
グビット記憶領域を有し、 前記調停回路は、前記ＦＩＦＯ型ライトバッファから前
記フラグビットを受けたときに、前記処理装置からのデ
ータ書き込みに対して前記入出力装置からのデータ書き
込みに優先権を与えるように前記バス使用権を決定する
ことを特徴とする情報処理システム。 - 【請求項２】 前記調停回路は、前記ＦＩＦＯ型ライト
バッファからの前記フラグビットと前記バス解放要求信
号とに基づいて、前記バス使用権を決定する請求項１記
載の情報処理システム。 - 【請求項３】 命令およびデータを保持する主記憶装置
と、この主記憶装置上の命令によってデータ処理を行う
中央処理装置とこの中央処理装置からの書き込みアドレ
スとデータを順次保持して保持したアドレスとデータを
外部に順次供給するＦＩＦＯ型ライトバッファとを含む
処理装置と、この処理装置に比較して処理速度が低速な
入出力装置と、前記主記憶装置と前記処理装置と前記入
出力装置とを接続するバスと、前記処理装置と前記入出
力装置のバス使用権を決定する調停回路とを有する情報
処理システムにおけるバス調停方式において、前記入出
力装置からのバス解放要求信号をフラグビットとして前
記ＦＩＦＯ型ライトバッファのフラグビット記憶領域に
格納し、 前記ＦＩＦＯ型ライトバッファから前記フラグビットを
受けたときに、前記調停回路が、前記処理装置からのデ
ータ書き込みに対して前記入出力装置からのデータ書き
込みに優先権を与えるように前記バス使用権を決定する
ステップを含むバス調停方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306573A JP2591502B2 (ja) | 1994-12-09 | 1994-12-09 | 情報処理システムおよびそのバス調停方式 |
| CA002163850A CA2163850C (en) | 1994-12-09 | 1995-11-27 | Bus arbitration between an input/output device and a processing device including a first-in first-out type write-in buffer |
| CN95121431A CN1061153C (zh) | 1994-12-09 | 1995-12-08 | 输入/输出设备和处理设备之间的总线仲裁 |
| US08/562,078 US5887195A (en) | 1994-12-09 | 1995-12-08 | Bus arbitration between an I/O device and processor for memory access using FIFO buffer with queue holding bus access flag bit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306573A JP2591502B2 (ja) | 1994-12-09 | 1994-12-09 | 情報処理システムおよびそのバス調停方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08161254A true JPH08161254A (ja) | 1996-06-21 |
| JP2591502B2 JP2591502B2 (ja) | 1997-03-19 |
Family
ID=17958690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6306573A Expired - Fee Related JP2591502B2 (ja) | 1994-12-09 | 1994-12-09 | 情報処理システムおよびそのバス調停方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5887195A (ja) |
| JP (1) | JP2591502B2 (ja) |
| CN (1) | CN1061153C (ja) |
| CA (1) | CA2163850C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7650453B2 (en) | 2004-09-16 | 2010-01-19 | Nec Corporation | Information processing apparatus having multiple processing units sharing multiple resources |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6708257B2 (en) | 1999-07-12 | 2004-03-16 | Koninklijke Philips Electronics N.V. | Buffering system bus for external-memory access |
| KR100708096B1 (ko) * | 2000-07-21 | 2007-04-16 | 삼성전자주식회사 | 버스 시스템 및 그 실행 순서 조정방법 |
| US6587929B2 (en) * | 2001-07-31 | 2003-07-01 | Ip-First, L.L.C. | Apparatus and method for performing write-combining in a pipelined microprocessor using tags |
| JP4305378B2 (ja) * | 2004-12-13 | 2009-07-29 | ソニー株式会社 | データ処理システム、アクセス制御方法、その装置およびそのプログラム |
| CN101344870B (zh) * | 2008-08-19 | 2012-06-06 | 无锡中星微电子有限公司 | 一种复用性强的fifo控制模块及其管理内存的方法 |
| CN102270444B (zh) * | 2011-09-07 | 2014-03-26 | 东莞中山大学研究院 | 视频处理芯片数据流控制及帧缓存装置 |
| CN111159070B (zh) * | 2019-12-31 | 2023-09-19 | 江苏科大亨芯半导体技术有限公司 | 基于ahb总线的标记压缩***和片上*** |
| CN114356223B (zh) * | 2021-12-16 | 2024-01-05 | 深圳云天励飞技术股份有限公司 | 存储器的访问方法及装置、芯片、电子设备 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281381A (en) * | 1979-05-14 | 1981-07-28 | Bell Telephone Laboratories, Incorporated | Distributed first-come first-served bus allocation apparatus |
| US4473880A (en) * | 1982-01-26 | 1984-09-25 | Intel Corporation | Arbitration means for controlling access to a bus shared by a number of modules |
| US4602327A (en) * | 1983-07-28 | 1986-07-22 | Motorola, Inc. | Bus master capable of relinquishing bus on request and retrying bus cycle |
| US4703420A (en) * | 1985-02-28 | 1987-10-27 | International Business Machines Corporation | System for arbitrating use of I/O bus by co-processor and higher priority I/O units in which co-processor automatically request bus access in anticipation of need |
| JPS62202253A (ja) * | 1986-02-04 | 1987-09-05 | Fujitsu Ltd | メモリアクセス共用制御方式 |
| JPS63147252A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | マルチプロセツサシステム |
| JPH01200461A (ja) * | 1988-02-05 | 1989-08-11 | Victor Co Of Japan Ltd | Ｆｉｆｏ型メモリによるアービトレーション方式 |
| US4987529A (en) * | 1988-08-11 | 1991-01-22 | Ast Research, Inc. | Shared memory bus system for arbitrating access control among contending memory refresh circuits, peripheral controllers, and bus masters |
| JPH02144652A (ja) * | 1988-11-25 | 1990-06-04 | Fujitsu Ltd | バス調停方式 |
| KR940002905B1 (en) * | 1989-12-15 | 1994-04-07 | Ibm | Apparatus for conditioning priority arbitration in buffered direct memory addressing |
| JPH04333950A (ja) * | 1991-05-10 | 1992-11-20 | Nec Corp | 情報処理システム |
| CA2064162C (en) * | 1991-05-28 | 2002-07-09 | Daniel Paul Fuoco | Personal computer with local bus arbitration |
| CN1071773A (zh) * | 1991-10-24 | 1993-05-05 | 游洪涛 | 个人计算机***总线上的多总线数字信号处理*** |
| US5485586A (en) * | 1992-01-10 | 1996-01-16 | Digital Equipment Corporation | Queue based arbitration using a FIFO data structure |
-
1994
- 1994-12-09 JP JP6306573A patent/JP2591502B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-27 CA CA002163850A patent/CA2163850C/en not_active Expired - Fee Related
- 1995-12-08 CN CN95121431A patent/CN1061153C/zh not_active Expired - Fee Related
- 1995-12-08 US US08/562,078 patent/US5887195A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7650453B2 (en) | 2004-09-16 | 2010-01-19 | Nec Corporation | Information processing apparatus having multiple processing units sharing multiple resources |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591502B2 (ja) | 1997-03-19 |
| CA2163850A1 (en) | 1996-06-10 |
| CA2163850C (en) | 2001-01-09 |
| US5887195A (en) | 1999-03-23 |
| CN1061153C (zh) | 2001-01-24 |
| CN1132876A (zh) | 1996-10-09 |
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