JPH04350758A - 多重処理能力を備えたワークステーション - Google Patents
多重処理能力を備えたワークステーションInfo
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- JPH04350758A JPH04350758A JP24243191A JP24243191A JPH04350758A JP H04350758 A JPH04350758 A JP H04350758A JP 24243191 A JP24243191 A JP 24243191A JP 24243191 A JP24243191 A JP 24243191A JP H04350758 A JPH04350758 A JP H04350758A
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- JP
- Japan
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- processors
- processor
- register
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- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は多重処理能力を有するワ
ークステーションまたは類似のデータ処理システムに関
し、特にワークステーションのパラレルプロセッサの動
作を同期するシステムおよび方法に関する。
ークステーションまたは類似のデータ処理システムに関
し、特にワークステーションのパラレルプロセッサの動
作を同期するシステムおよび方法に関する。
【０００２】
【従来の技術】処理速度を高めるため、ワークステーシ
ョンは一つのタスクに付いて実質上並列に動作するいく
つかのプロセッサを使用することができる。一般的に、
いろいろのプロセッサはそれらのジョブを完成するのに
異なった時間を要するので、すべてのプロセッサによっ
てなされるジョブの完成を監視することが必要である。 これまではこれはソフトウェアにより監視されていた。 しかしながら、そうすると中央処置ユニットにおける膨
大な数の監視サイクルを必要とし、したがって著しくシ
ステムの全体的処理速度を低下させる。
ョンは一つのタスクに付いて実質上並列に動作するいく
つかのプロセッサを使用することができる。一般的に、
いろいろのプロセッサはそれらのジョブを完成するのに
異なった時間を要するので、すべてのプロセッサによっ
てなされるジョブの完成を監視することが必要である。 これまではこれはソフトウェアにより監視されていた。 しかしながら、そうすると中央処置ユニットにおける膨
大な数の監視サイクルを必要とし、したがって著しくシ
ステムの全体的処理速度を低下させる。
【０００３】
【発明が解決しようとする課題】本発明は多重処理を行
なうと共に多重プロセッサの簡単な同期ができるワーク
ステーションを与えることを課題とする。
なうと共に多重プロセッサの簡単な同期ができるワーク
ステーションを与えることを課題とする。
【０００４】本発明の別の課題は多重処理と共に著しく
処理時間を短縮する同期を行なうワークステーションを
与えることである。
処理時間を短縮する同期を行なうワークステーションを
与えることである。
【０００５】本発明のさらに別の課題はワークステーシ
ョンの複数のパラレルプロセッサの動作を同期する方法
を与えることである。
ョンの複数のパラレルプロセッサの動作を同期する方法
を与えることである。
【０００６】
【課題を解決するための手段】本発明の一態様は複数の
パラレルプロセッサ、レジスタおよび検出器を有するワ
ークステーションである。このレジスタは該プロセッサ
に接続され、各プロセッサに関連するビット位置を有す
る。各ビット位置は当該関連のプロセッサがタスクを完
了したときに予定の論理状態に設定されるようになって
いる。検出器はこのレジスタに接続され、ビット位置が
予定の論理状態に達したときに信号を発生する。
パラレルプロセッサ、レジスタおよび検出器を有するワ
ークステーションである。このレジスタは該プロセッサ
に接続され、各プロセッサに関連するビット位置を有す
る。各ビット位置は当該関連のプロセッサがタスクを完
了したときに予定の論理状態に設定されるようになって
いる。検出器はこのレジスタに接続され、ビット位置が
予定の論理状態に達したときに信号を発生する。
【０００７】本発明の別の態様は、ワークステーション
の複数のパラレルスレーブプロセッサの動作を同期する
方法である。処理タスクはスレーブプロセッサのうちの
選択されたものに割り当てられる。その割り当てられた
タスクを完了した各スレーブレジスタについて、レジス
タ内に相応のビット位置が設定され、当該ビット位置が
予定の論理状態に達したときに信号が発生される。
の複数のパラレルスレーブプロセッサの動作を同期する
方法である。処理タスクはスレーブプロセッサのうちの
選択されたものに割り当てられる。その割り当てられた
タスクを完了した各スレーブレジスタについて、レジス
タ内に相応のビット位置が設定され、当該ビット位置が
予定の論理状態に達したときに信号が発生される。
【０００８】
【実施例】図１を参照すると、本発明の好ましい実施例
の同期回路を含んだワークステーションが、バス１４を
介して複数のスレーブプロセッサ１２ａ．．．１２ｎと
通信する主プロセッサ１０を含むことが示されている。 このプロセッサ１０はインテル８０３８６または８０４
８６マイクロプロセッサでよく、またスレーブプロセッ
サもインテル８０３８６または８０４８６等でよい。バ
ス１４はアドレス／データ線１８および種々の命令線１
６を含む公知マイクロチャンネルでよい。
の同期回路を含んだワークステーションが、バス１４を
介して複数のスレーブプロセッサ１２ａ．．．１２ｎと
通信する主プロセッサ１０を含むことが示されている。 このプロセッサ１０はインテル８０３８６または８０４
８６マイクロプロセッサでよく、またスレーブプロセッ
サもインテル８０３８６または８０４８６等でよい。バ
ス１４はアドレス／データ線１８および種々の命令線１
６を含む公知マイクロチャンネルでよい。
【０００９】多重処理を行なうために主プロセッサ１０
はタスクのいろいろのジョブをパラレルスレーブプロセ
ッサ１２ａ．．．１２ｎに割り当てる。スレーブプロセ
ッサ１２ａ．．．１２ｎのうちの選択されたものがタス
クの並列処理に割り当てられる。アクティブにされたス
レーブプロセッサはそれらのジョブを完了するのに通常
は異なった時間を要する。従って、主プロセッサはすべ
てのスレーブプロセッサがジョブを完了したときを監視
する必要がある。従来はこれをソフトウェアにより監視
していたが、そうすると主プロセッサはすべてのスレー
ブプロセッサプロセッサがジョブを完了したかいなかを
確認するための質問を目的として多数回処理を中断しな
ければならない。
はタスクのいろいろのジョブをパラレルスレーブプロセ
ッサ１２ａ．．．１２ｎに割り当てる。スレーブプロセ
ッサ１２ａ．．．１２ｎのうちの選択されたものがタス
クの並列処理に割り当てられる。アクティブにされたス
レーブプロセッサはそれらのジョブを完了するのに通常
は異なった時間を要する。従って、主プロセッサはすべ
てのスレーブプロセッサがジョブを完了したときを監視
する必要がある。従来はこれをソフトウェアにより監視
していたが、そうすると主プロセッサはすべてのスレー
ブプロセッサプロセッサがジョブを完了したかいなかを
確認するための質問を目的として多数回処理を中断しな
ければならない。
【００１０】本発明は主プロセッサをそのような監視か
ら開放するため、新規なハードウェア機能を使用する。
ら開放するため、新規なハードウェア機能を使用する。
【００１１】図１に示すように、マスクレジスタ２２と
同期レジスタ２４とを含むレジスタブロック２１があり
、同期レジスタ２４は各々、スレーブプロセッサプロセ
ッサ１２ａ．．．１２ｎに関連するもしくは相応する複
数のビット位置（フリップフロップ）を有する。例えば
レジスタ２２のビット位置１とレジスタ２４のビット位
置１はスレーブプロセッサプロセッサ１２ａに相応し、
レジスタ２２のビット位置２とレジスタ２４のビット位
置２はそれぞれスレーブプロセッサ１２ｂに相応し、．
．．以下、同様にしてレジスタ２２のビット位置ｎとレ
ジスタ２４のビット位置ｎはそれぞれスレーブプロセッ
サ１２ｎに相応する。
同期レジスタ２４とを含むレジスタブロック２１があり
、同期レジスタ２４は各々、スレーブプロセッサプロセ
ッサ１２ａ．．．１２ｎに関連するもしくは相応する複
数のビット位置（フリップフロップ）を有する。例えば
レジスタ２２のビット位置１とレジスタ２４のビット位
置１はスレーブプロセッサプロセッサ１２ａに相応し、
レジスタ２２のビット位置２とレジスタ２４のビット位
置２はそれぞれスレーブプロセッサ１２ｂに相応し、．
．．以下、同様にしてレジスタ２２のビット位置ｎとレ
ジスタ２４のビット位置ｎはそれぞれスレーブプロセッ
サ１２ｎに相応する。
【００１２】さらにスレーブプロセッサプロセッサ１２
ａ．．．１２ｎにそれぞれ相応する複数の一致ゲート、
例えば排他的ＮＯＲゲート３０ａ．．．３０ｎが設けら
れている。レジスタ２２、２４の相応するビット位置、
例えば二つのレジスタ２２、２４のビット位置１、が排
他的ＮＯＲゲート３０ａないし３０ｎの相応するものの
入力端に接続される。
ａ．．．１２ｎにそれぞれ相応する複数の一致ゲート、
例えば排他的ＮＯＲゲート３０ａ．．．３０ｎが設けら
れている。レジスタ２２、２４の相応するビット位置、
例えば二つのレジスタ２２、２４のビット位置１、が排
他的ＮＯＲゲート３０ａないし３０ｎの相応するものの
入力端に接続される。
【００１３】排他的ＮＯＲゲート３０ａないし３０ｎの
すべての出力端はＡＮＤゲート３２の入力端に接続され
、このＡＮＤゲート３２の出力端は同期ポイント線ＳＹ
ＮＣ−ＰＯＩＮＴ３４に接続され、その線はすべてのス
レーブプロセッサ１２ａ．．．１２ｎの入力端と主プロ
セッサ１０の入力端に接続される。
すべての出力端はＡＮＤゲート３２の入力端に接続され
、このＡＮＤゲート３２の出力端は同期ポイント線ＳＹ
ＮＣ−ＰＯＩＮＴ３４に接続され、その線はすべてのス
レーブプロセッサ１２ａ．．．１２ｎの入力端と主プロ
セッサ１０の入力端に接続される。
【００１４】ここで図２を参照する。もしも主プロセッ
サがタスクを実行しなければならないときは、主プロセ
ッサはスレーブプロセッサ１２ａないし１２ｎのいずれ
にこのタスクの一部を行なわせるかを決定する。そのよ
うなタスクの部分をジョブという。タスクに参加しない
スレーブプロセッサ、すなわちジョブをもたないスレー
ブプロセッサに対しては、マスクレジスタ２２内の相応
ビット位置は予定の二進状態、例えば論理「１」に設定
される。レジスタ２２のすべてのビット位置は先行のリ
セットサイクルで入力端Ｒを通して論理「０」にリセッ
トされている。レジスタ２２のビット位置を指定状態に
設定する目的で、主プロセッサはマスク線ＭＡＳＫ２６
を介してマスクレジスタＭＡＳＫ２２に相応する一連の
「０」および「１」ビットを送ることができる。この代
わりにパラレル設定を使用してＭＡＳＫレジスタ２２の
ビット位置設定をすることもできる。
サがタスクを実行しなければならないときは、主プロセ
ッサはスレーブプロセッサ１２ａないし１２ｎのいずれ
にこのタスクの一部を行なわせるかを決定する。そのよ
うなタスクの部分をジョブという。タスクに参加しない
スレーブプロセッサ、すなわちジョブをもたないスレー
ブプロセッサに対しては、マスクレジスタ２２内の相応
ビット位置は予定の二進状態、例えば論理「１」に設定
される。レジスタ２２のすべてのビット位置は先行のリ
セットサイクルで入力端Ｒを通して論理「０」にリセッ
トされている。レジスタ２２のビット位置を指定状態に
設定する目的で、主プロセッサはマスク線ＭＡＳＫ２６
を介してマスクレジスタＭＡＳＫ２２に相応する一連の
「０」および「１」ビットを送ることができる。この代
わりにパラレル設定を使用してＭＡＳＫレジスタ２２の
ビット位置設定をすることもできる。
【００１５】先行のリセットサイクルで入力端Ｒを通し
てレジスタ２４のすべてのビット位置を「０」に設定し
てある状態で、現在のタスクに参加している各スレーブ
プロセッサはそのジョブを完了した時に、レジスタ２４
における関連ビット位置を「１」に設定する。レジスタ
２４およびレジスタ２４の相応する二つのビットが等し
くなる、すなわち共に「０」または共に「１」になる、
と同時に相応する排他的ＮＯＲゲート３０ａないし３０
ｎの出力が論理「１」となり、ＡＮＤゲート３２に「１
」を与える。
てレジスタ２４のすべてのビット位置を「０」に設定し
てある状態で、現在のタスクに参加している各スレーブ
プロセッサはそのジョブを完了した時に、レジスタ２４
における関連ビット位置を「１」に設定する。レジスタ
２４およびレジスタ２４の相応する二つのビットが等し
くなる、すなわち共に「０」または共に「１」になる、
と同時に相応する排他的ＮＯＲゲート３０ａないし３０
ｎの出力が論理「１」となり、ＡＮＤゲート３２に「１
」を与える。
【００１６】レジスタ２２、２４のすべての相応ビット
が一致すると、ＡＮＤゲート３２への入力はすべて「１
」となる。ＡＮＤゲート３２への入力がすべて「１」と
なったとき、ＡＮＤゲート３２の出力端にＳＹＮＣ−Ｐ
ＯＩＮＴ信号が現われる。このＳＹＮＣ−ＰＯＩＮＴ信
号はすべてのスレーブプロセッサ１２ａないし１２ｎお
よび主プロセッサ１０に印加され、当該タスクに参加し
たすべてのスレーブプロセッサを不参加状態にリセット
し、主プロセッサ１０にすべてのジョブが完了したこと
を知らせる。
が一致すると、ＡＮＤゲート３２への入力はすべて「１
」となる。ＡＮＤゲート３２への入力がすべて「１」と
なったとき、ＡＮＤゲート３２の出力端にＳＹＮＣ−Ｐ
ＯＩＮＴ信号が現われる。このＳＹＮＣ−ＰＯＩＮＴ信
号はすべてのスレーブプロセッサ１２ａないし１２ｎお
よび主プロセッサ１０に印加され、当該タスクに参加し
たすべてのスレーブプロセッサを不参加状態にリセット
し、主プロセッサ１０にすべてのジョブが完了したこと
を知らせる。
【００１７】ここで図２を参照すると、その上部には全
四個のスレーブプロセッサのうちスレーブプロセッサ１
およびスレーブプロセッサ２のみが処理タスクに関与し
ており、他の二つのスレーブプロセッサはマスクで隠さ
れている場合が例示されている。図２の下方部分には四
個のスレーブプロセッサすべてが処理タスクに関与して
いる場合が例示されている。
四個のスレーブプロセッサのうちスレーブプロセッサ１
およびスレーブプロセッサ２のみが処理タスクに関与し
ており、他の二つのスレーブプロセッサはマスクで隠さ
れている場合が例示されている。図２の下方部分には四
個のスレーブプロセッサすべてが処理タスクに関与して
いる場合が例示されている。
【００１８】図１に示す本発明の好ましい実施例には二
つのレジスタ２２、２４と排他的ＮＯＲゲート３０ａな
いし３０ｎが使用されているが、他の構成とすることも
可能である。例えば、唯一つのフリップフロップレジス
タを使用して、プロセッサタスクの開始前にジョブに参
加しないスレーブプロセッサの相応ビット位置を論理値
「１」にリセットしておき、他のすべてのビット位置を
論理値「０」にしておくこともできる。参加した各スレ
ーブプロセッサはそのジョブを完了したときにその相応
ビット位置を論理値「１」に設定するようにできる。た
だしこの場合、ＳＹＮＣ−ＰＯＩＮＴ信号が線３４上に
発生されるようにすべてのジョブが完了したときにすべ
てのレジスタビット位置の出力が論理レベル「１」とな
るようにしておく。
つのレジスタ２２、２４と排他的ＮＯＲゲート３０ａな
いし３０ｎが使用されているが、他の構成とすることも
可能である。例えば、唯一つのフリップフロップレジス
タを使用して、プロセッサタスクの開始前にジョブに参
加しないスレーブプロセッサの相応ビット位置を論理値
「１」にリセットしておき、他のすべてのビット位置を
論理値「０」にしておくこともできる。参加した各スレ
ーブプロセッサはそのジョブを完了したときにその相応
ビット位置を論理値「１」に設定するようにできる。た
だしこの場合、ＳＹＮＣ−ＰＯＩＮＴ信号が線３４上に
発生されるようにすべてのジョブが完了したときにすべ
てのレジスタビット位置の出力が論理レベル「１」とな
るようにしておく。
【００１９】本発明に基づくワークステーションの動作
においては主プロセッサが特定のジョブを遂行するため
に選択したスレーブプロセッサをアクティブ化した後は
、主プロセッサ１０にすべてのジョブが完了したこと示
されるまで主プロセッサは自由となることに注目された
い。
においては主プロセッサが特定のジョブを遂行するため
に選択したスレーブプロセッサをアクティブ化した後は
、主プロセッサ１０にすべてのジョブが完了したこと示
されるまで主プロセッサは自由となることに注目された
い。
【図１】同期回路とその主プロセッサおよびスレーブプ
ロセッサへの接続を示すブロック線図である。
ロセッサへの接続を示すブロック線図である。
【図２】いろいろのスレーブプロセッサへのタスクジョ
ブの割り当てを示す流れ図である。
ブの割り当てを示す流れ図である。
１０ 主プロセッサ
１２ａ．．．１２ｎ スレーブプロセッサ１４ バ
ス １６ 命令線 １８ アドレス／データ線 ２２ マスクレジスタ ２４ 同期レジスタ ３０ 排他的ＮＯＲゲート ３２ ＡＮＤゲート
ス １６ 命令線 １８ アドレス／データ線 ２２ マスクレジスタ ２４ 同期レジスタ ３０ 排他的ＮＯＲゲート ３２ ＡＮＤゲート
Claims (2)
- 【請求項１】複数のパラレルプロセッサを有するワーク
ステーションであって、各該プロセッサに関連したビッ
ト位置を有し該プロセッサに接続されたレジスタにして
、該ビット位置が該プロセッサのタスク完了時に該プロ
セッサにより予定の論理状態に設定されるようにされた
レジスタと、該ビット位置が予定の論理状態となったと
きに信号を発生するようにされた、該レジスタに接続さ
れた検出器とを含むワークステーション。 - 【請求項２】ワークステーション内に設けた複数のパラ
レルスレーブプロセッサの動作を同期する方法であって
、該スレーブプロセッサのうちの選択されたものに処理
タスクを割り当てるステップと、割り当てた該タスクを
完了するスレーブレジスタのおのおのについてレジスタ
内に相応のビット位置を設定するステップと、該ビット
位置が予定の論理状態となったときに信号を発生するス
テップとを含むプロセッサ同期方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9019025.7 | 1990-08-31 | ||
| GB909019025A GB9019025D0 (en) | 1990-08-31 | 1990-08-31 | Work station having multiprocessing capability |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350758A true JPH04350758A (ja) | 1992-12-04 |
Family
ID=10681447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24243191A Pending JPH04350758A (ja) | 1990-08-31 | 1991-08-29 | 多重処理能力を備えたワークステーション |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0473452A3 (ja) |
| JP (1) | JPH04350758A (ja) |
| GB (1) | GB9019025D0 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3285629B2 (ja) * | 1992-12-18 | 2002-05-27 | 富士通株式会社 | 同期処理方法及び同期処理装置 |
| US5721921A (en) * | 1995-05-25 | 1998-02-24 | Cray Research, Inc. | Barrier and eureka synchronization architecture for multiprocessors |
| US6055618A (en) * | 1995-10-31 | 2000-04-25 | Cray Research, Inc. | Virtual maintenance network in multiprocessing system having a non-flow controlled virtual maintenance channel |
| US5960209A (en) * | 1996-03-11 | 1999-09-28 | Mitel Corporation | Scaleable digital signal processor with parallel architecture |
| US5864738A (en) * | 1996-03-13 | 1999-01-26 | Cray Research, Inc. | Massively parallel processing system using two data paths: one connecting router circuit to the interconnect network and the other connecting router circuit to I/O controller |
| US6230252B1 (en) | 1997-11-17 | 2001-05-08 | Silicon Graphics, Inc. | Hybrid hypercube/torus architecture |
| US6101181A (en) * | 1997-11-17 | 2000-08-08 | Cray Research Inc. | Virtual channel assignment in large torus systems |
| US5970232A (en) * | 1997-11-17 | 1999-10-19 | Cray Research, Inc. | Router table lookup mechanism |
| US6216174B1 (en) | 1998-09-29 | 2001-04-10 | Silicon Graphics, Inc. | System and method for fast barrier synchronization |
| US6674720B1 (en) | 1999-09-29 | 2004-01-06 | Silicon Graphics, Inc. | Age-based network arbitration system and method |
| US7577816B2 (en) | 2003-08-18 | 2009-08-18 | Cray Inc. | Remote translation mechanism for a multinode system |
| US8307194B1 (en) | 2003-08-18 | 2012-11-06 | Cray Inc. | Relaxed memory consistency model |
| US7735088B1 (en) | 2003-08-18 | 2010-06-08 | Cray Inc. | Scheduling synchronization of programs running as streams on multiple processors |
| US7743223B2 (en) | 2003-08-18 | 2010-06-22 | Cray Inc. | Decoupling of write address from its associated write data in a store to a shared memory in a multiprocessor system |
| US7334110B1 (en) | 2003-08-18 | 2008-02-19 | Cray Inc. | Decoupled scalar/vector computer architecture system and method |
| US7421565B1 (en) | 2003-08-18 | 2008-09-02 | Cray Inc. | Method and apparatus for indirectly addressed vector load-add -store across multi-processors |
| US7437521B1 (en) | 2003-08-18 | 2008-10-14 | Cray Inc. | Multistream processing memory-and barrier-synchronization method and apparatus |
| US7366873B1 (en) | 2003-08-18 | 2008-04-29 | Cray, Inc. | Indirectly addressed vector load-operate-store method and apparatus |
| US7379424B1 (en) | 2003-08-18 | 2008-05-27 | Cray Inc. | Systems and methods for routing packets in multiprocessor computer systems |
| US7478769B1 (en) | 2005-03-09 | 2009-01-20 | Cray Inc. | Method and apparatus for cooling electronic components |
| US7669036B2 (en) * | 2007-06-14 | 2010-02-23 | Qualcomm Incorporated | Direct path monitoring by primary processor to each status register in pipeline chained secondary processors for task allocation via downstream communication |
-
1990
- 1990-08-31 GB GB909019025A patent/GB9019025D0/en active Pending
-
1991
- 1991-08-29 JP JP24243191A patent/JPH04350758A/ja active Pending
- 1991-08-30 EP EP19910307973 patent/EP0473452A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0473452A3 (en) | 1993-02-03 |
| GB9019025D0 (en) | 1990-10-17 |
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