JPH04350758A - 多重処理能力を備えたワークステーション - Google Patents
多重処理能力を備えたワークステーションInfo
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- JPH04350758A JPH04350758A JP24243191A JP24243191A JPH04350758A JP H04350758 A JPH04350758 A JP H04350758A JP 24243191 A JP24243191 A JP 24243191A JP 24243191 A JP24243191 A JP 24243191A JP H04350758 A JPH04350758 A JP H04350758A
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- JP
- Japan
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- processors
- processor
- register
- slave
- bit position
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- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
Landscapes
- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は多重処理能力を有するワ
ークステーションまたは類似のデータ処理システムに関
し、特にワークステーションのパラレルプロセッサの動
作を同期するシステムおよび方法に関する。
ークステーションまたは類似のデータ処理システムに関
し、特にワークステーションのパラレルプロセッサの動
作を同期するシステムおよび方法に関する。
【0002】
【従来の技術】処理速度を高めるため、ワークステーシ
ョンは一つのタスクに付いて実質上並列に動作するいく
つかのプロセッサを使用することができる。一般的に、
いろいろのプロセッサはそれらのジョブを完成するのに
異なった時間を要するので、すべてのプロセッサによっ
てなされるジョブの完成を監視することが必要である。 これまではこれはソフトウェアにより監視されていた。 しかしながら、そうすると中央処置ユニットにおける膨
大な数の監視サイクルを必要とし、したがって著しくシ
ステムの全体的処理速度を低下させる。
ョンは一つのタスクに付いて実質上並列に動作するいく
つかのプロセッサを使用することができる。一般的に、
いろいろのプロセッサはそれらのジョブを完成するのに
異なった時間を要するので、すべてのプロセッサによっ
てなされるジョブの完成を監視することが必要である。 これまではこれはソフトウェアにより監視されていた。 しかしながら、そうすると中央処置ユニットにおける膨
大な数の監視サイクルを必要とし、したがって著しくシ
ステムの全体的処理速度を低下させる。
【0003】
【発明が解決しようとする課題】本発明は多重処理を行
なうと共に多重プロセッサの簡単な同期ができるワーク
ステーションを与えることを課題とする。
なうと共に多重プロセッサの簡単な同期ができるワーク
ステーションを与えることを課題とする。
【0004】本発明の別の課題は多重処理と共に著しく
処理時間を短縮する同期を行なうワークステーションを
与えることである。
処理時間を短縮する同期を行なうワークステーションを
与えることである。
【0005】本発明のさらに別の課題はワークステーシ
ョンの複数のパラレルプロセッサの動作を同期する方法
を与えることである。
ョンの複数のパラレルプロセッサの動作を同期する方法
を与えることである。
【0006】
【課題を解決するための手段】本発明の一態様は複数の
パラレルプロセッサ、レジスタおよび検出器を有するワ
ークステーションである。このレジスタは該プロセッサ
に接続され、各プロセッサに関連するビット位置を有す
る。各ビット位置は当該関連のプロセッサがタスクを完
了したときに予定の論理状態に設定されるようになって
いる。検出器はこのレジスタに接続され、ビット位置が
予定の論理状態に達したときに信号を発生する。
パラレルプロセッサ、レジスタおよび検出器を有するワ
ークステーションである。このレジスタは該プロセッサ
に接続され、各プロセッサに関連するビット位置を有す
る。各ビット位置は当該関連のプロセッサがタスクを完
了したときに予定の論理状態に設定されるようになって
いる。検出器はこのレジスタに接続され、ビット位置が
予定の論理状態に達したときに信号を発生する。
【0007】本発明の別の態様は、ワークステーション
の複数のパラレルスレーブプロセッサの動作を同期する
方法である。処理タスクはスレーブプロセッサのうちの
選択されたものに割り当てられる。その割り当てられた
タスクを完了した各スレーブレジスタについて、レジス
タ内に相応のビット位置が設定され、当該ビット位置が
予定の論理状態に達したときに信号が発生される。
の複数のパラレルスレーブプロセッサの動作を同期する
方法である。処理タスクはスレーブプロセッサのうちの
選択されたものに割り当てられる。その割り当てられた
タスクを完了した各スレーブレジスタについて、レジス
タ内に相応のビット位置が設定され、当該ビット位置が
予定の論理状態に達したときに信号が発生される。
【0008】
【実施例】図1を参照すると、本発明の好ましい実施例
の同期回路を含んだワークステーションが、バス14を
介して複数のスレーブプロセッサ12a...12nと
通信する主プロセッサ10を含むことが示されている。 このプロセッサ10はインテル80386または804
86マイクロプロセッサでよく、またスレーブプロセッ
サもインテル80386または80486等でよい。バ
ス14はアドレス/データ線18および種々の命令線1
6を含む公知マイクロチャンネルでよい。
の同期回路を含んだワークステーションが、バス14を
介して複数のスレーブプロセッサ12a...12nと
通信する主プロセッサ10を含むことが示されている。 このプロセッサ10はインテル80386または804
86マイクロプロセッサでよく、またスレーブプロセッ
サもインテル80386または80486等でよい。バ
ス14はアドレス/データ線18および種々の命令線1
6を含む公知マイクロチャンネルでよい。
【0009】多重処理を行なうために主プロセッサ10
はタスクのいろいろのジョブをパラレルスレーブプロセ
ッサ12a...12nに割り当てる。スレーブプロセ
ッサ12a...12nのうちの選択されたものがタス
クの並列処理に割り当てられる。アクティブにされたス
レーブプロセッサはそれらのジョブを完了するのに通常
は異なった時間を要する。従って、主プロセッサはすべ
てのスレーブプロセッサがジョブを完了したときを監視
する必要がある。従来はこれをソフトウェアにより監視
していたが、そうすると主プロセッサはすべてのスレー
ブプロセッサプロセッサがジョブを完了したかいなかを
確認するための質問を目的として多数回処理を中断しな
ければならない。
はタスクのいろいろのジョブをパラレルスレーブプロセ
ッサ12a...12nに割り当てる。スレーブプロセ
ッサ12a...12nのうちの選択されたものがタス
クの並列処理に割り当てられる。アクティブにされたス
レーブプロセッサはそれらのジョブを完了するのに通常
は異なった時間を要する。従って、主プロセッサはすべ
てのスレーブプロセッサがジョブを完了したときを監視
する必要がある。従来はこれをソフトウェアにより監視
していたが、そうすると主プロセッサはすべてのスレー
ブプロセッサプロセッサがジョブを完了したかいなかを
確認するための質問を目的として多数回処理を中断しな
ければならない。
【0010】本発明は主プロセッサをそのような監視か
ら開放するため、新規なハードウェア機能を使用する。
ら開放するため、新規なハードウェア機能を使用する。
【0011】図1に示すように、マスクレジスタ22と
同期レジスタ24とを含むレジスタブロック21があり
、同期レジスタ24は各々、スレーブプロセッサプロセ
ッサ12a...12nに関連するもしくは相応する複
数のビット位置(フリップフロップ)を有する。例えば
レジスタ22のビット位置1とレジスタ24のビット位
置1はスレーブプロセッサプロセッサ12aに相応し、
レジスタ22のビット位置2とレジスタ24のビット位
置2はそれぞれスレーブプロセッサ12bに相応し、.
..以下、同様にしてレジスタ22のビット位置nとレ
ジスタ24のビット位置nはそれぞれスレーブプロセッ
サ12nに相応する。
同期レジスタ24とを含むレジスタブロック21があり
、同期レジスタ24は各々、スレーブプロセッサプロセ
ッサ12a...12nに関連するもしくは相応する複
数のビット位置(フリップフロップ)を有する。例えば
レジスタ22のビット位置1とレジスタ24のビット位
置1はスレーブプロセッサプロセッサ12aに相応し、
レジスタ22のビット位置2とレジスタ24のビット位
置2はそれぞれスレーブプロセッサ12bに相応し、.
..以下、同様にしてレジスタ22のビット位置nとレ
ジスタ24のビット位置nはそれぞれスレーブプロセッ
サ12nに相応する。
【0012】さらにスレーブプロセッサプロセッサ12
a...12nにそれぞれ相応する複数の一致ゲート、
例えば排他的NORゲート30a...30nが設けら
れている。レジスタ22、24の相応するビット位置、
例えば二つのレジスタ22、24のビット位置1、が排
他的NORゲート30aないし30nの相応するものの
入力端に接続される。
a...12nにそれぞれ相応する複数の一致ゲート、
例えば排他的NORゲート30a...30nが設けら
れている。レジスタ22、24の相応するビット位置、
例えば二つのレジスタ22、24のビット位置1、が排
他的NORゲート30aないし30nの相応するものの
入力端に接続される。
【0013】排他的NORゲート30aないし30nの
すべての出力端はANDゲート32の入力端に接続され
、このANDゲート32の出力端は同期ポイント線SY
NC−POINT34に接続され、その線はすべてのス
レーブプロセッサ12a...12nの入力端と主プロ
セッサ10の入力端に接続される。
すべての出力端はANDゲート32の入力端に接続され
、このANDゲート32の出力端は同期ポイント線SY
NC−POINT34に接続され、その線はすべてのス
レーブプロセッサ12a...12nの入力端と主プロ
セッサ10の入力端に接続される。
【0014】ここで図2を参照する。もしも主プロセッ
サがタスクを実行しなければならないときは、主プロセ
ッサはスレーブプロセッサ12aないし12nのいずれ
にこのタスクの一部を行なわせるかを決定する。そのよ
うなタスクの部分をジョブという。タスクに参加しない
スレーブプロセッサ、すなわちジョブをもたないスレー
ブプロセッサに対しては、マスクレジスタ22内の相応
ビット位置は予定の二進状態、例えば論理「1」に設定
される。レジスタ22のすべてのビット位置は先行のリ
セットサイクルで入力端Rを通して論理「0」にリセッ
トされている。レジスタ22のビット位置を指定状態に
設定する目的で、主プロセッサはマスク線MASK26
を介してマスクレジスタMASK22に相応する一連の
「0」および「1」ビットを送ることができる。この代
わりにパラレル設定を使用してMASKレジスタ22の
ビット位置設定をすることもできる。
サがタスクを実行しなければならないときは、主プロセ
ッサはスレーブプロセッサ12aないし12nのいずれ
にこのタスクの一部を行なわせるかを決定する。そのよ
うなタスクの部分をジョブという。タスクに参加しない
スレーブプロセッサ、すなわちジョブをもたないスレー
ブプロセッサに対しては、マスクレジスタ22内の相応
ビット位置は予定の二進状態、例えば論理「1」に設定
される。レジスタ22のすべてのビット位置は先行のリ
セットサイクルで入力端Rを通して論理「0」にリセッ
トされている。レジスタ22のビット位置を指定状態に
設定する目的で、主プロセッサはマスク線MASK26
を介してマスクレジスタMASK22に相応する一連の
「0」および「1」ビットを送ることができる。この代
わりにパラレル設定を使用してMASKレジスタ22の
ビット位置設定をすることもできる。
【0015】先行のリセットサイクルで入力端Rを通し
てレジスタ24のすべてのビット位置を「0」に設定し
てある状態で、現在のタスクに参加している各スレーブ
プロセッサはそのジョブを完了した時に、レジスタ24
における関連ビット位置を「1」に設定する。レジスタ
24およびレジスタ24の相応する二つのビットが等し
くなる、すなわち共に「0」または共に「1」になる、
と同時に相応する排他的NORゲート30aないし30
nの出力が論理「1」となり、ANDゲート32に「1
」を与える。
てレジスタ24のすべてのビット位置を「0」に設定し
てある状態で、現在のタスクに参加している各スレーブ
プロセッサはそのジョブを完了した時に、レジスタ24
における関連ビット位置を「1」に設定する。レジスタ
24およびレジスタ24の相応する二つのビットが等し
くなる、すなわち共に「0」または共に「1」になる、
と同時に相応する排他的NORゲート30aないし30
nの出力が論理「1」となり、ANDゲート32に「1
」を与える。
【0016】レジスタ22、24のすべての相応ビット
が一致すると、ANDゲート32への入力はすべて「1
」となる。ANDゲート32への入力がすべて「1」と
なったとき、ANDゲート32の出力端にSYNC−P
OINT信号が現われる。このSYNC−POINT信
号はすべてのスレーブプロセッサ12aないし12nお
よび主プロセッサ10に印加され、当該タスクに参加し
たすべてのスレーブプロセッサを不参加状態にリセット
し、主プロセッサ10にすべてのジョブが完了したこと
を知らせる。
が一致すると、ANDゲート32への入力はすべて「1
」となる。ANDゲート32への入力がすべて「1」と
なったとき、ANDゲート32の出力端にSYNC−P
OINT信号が現われる。このSYNC−POINT信
号はすべてのスレーブプロセッサ12aないし12nお
よび主プロセッサ10に印加され、当該タスクに参加し
たすべてのスレーブプロセッサを不参加状態にリセット
し、主プロセッサ10にすべてのジョブが完了したこと
を知らせる。
【0017】ここで図2を参照すると、その上部には全
四個のスレーブプロセッサのうちスレーブプロセッサ1
およびスレーブプロセッサ2のみが処理タスクに関与し
ており、他の二つのスレーブプロセッサはマスクで隠さ
れている場合が例示されている。図2の下方部分には四
個のスレーブプロセッサすべてが処理タスクに関与して
いる場合が例示されている。
四個のスレーブプロセッサのうちスレーブプロセッサ1
およびスレーブプロセッサ2のみが処理タスクに関与し
ており、他の二つのスレーブプロセッサはマスクで隠さ
れている場合が例示されている。図2の下方部分には四
個のスレーブプロセッサすべてが処理タスクに関与して
いる場合が例示されている。
【0018】図1に示す本発明の好ましい実施例には二
つのレジスタ22、24と排他的NORゲート30aな
いし30nが使用されているが、他の構成とすることも
可能である。例えば、唯一つのフリップフロップレジス
タを使用して、プロセッサタスクの開始前にジョブに参
加しないスレーブプロセッサの相応ビット位置を論理値
「1」にリセットしておき、他のすべてのビット位置を
論理値「0」にしておくこともできる。参加した各スレ
ーブプロセッサはそのジョブを完了したときにその相応
ビット位置を論理値「1」に設定するようにできる。た
だしこの場合、SYNC−POINT信号が線34上に
発生されるようにすべてのジョブが完了したときにすべ
てのレジスタビット位置の出力が論理レベル「1」とな
るようにしておく。
つのレジスタ22、24と排他的NORゲート30aな
いし30nが使用されているが、他の構成とすることも
可能である。例えば、唯一つのフリップフロップレジス
タを使用して、プロセッサタスクの開始前にジョブに参
加しないスレーブプロセッサの相応ビット位置を論理値
「1」にリセットしておき、他のすべてのビット位置を
論理値「0」にしておくこともできる。参加した各スレ
ーブプロセッサはそのジョブを完了したときにその相応
ビット位置を論理値「1」に設定するようにできる。た
だしこの場合、SYNC−POINT信号が線34上に
発生されるようにすべてのジョブが完了したときにすべ
てのレジスタビット位置の出力が論理レベル「1」とな
るようにしておく。
【0019】本発明に基づくワークステーションの動作
においては主プロセッサが特定のジョブを遂行するため
に選択したスレーブプロセッサをアクティブ化した後は
、主プロセッサ10にすべてのジョブが完了したこと示
されるまで主プロセッサは自由となることに注目された
い。
においては主プロセッサが特定のジョブを遂行するため
に選択したスレーブプロセッサをアクティブ化した後は
、主プロセッサ10にすべてのジョブが完了したこと示
されるまで主プロセッサは自由となることに注目された
い。
【図1】同期回路とその主プロセッサおよびスレーブプ
ロセッサへの接続を示すブロック線図である。
ロセッサへの接続を示すブロック線図である。
【図2】いろいろのスレーブプロセッサへのタスクジョ
ブの割り当てを示す流れ図である。
ブの割り当てを示す流れ図である。
10 主プロセッサ
12a...12n スレーブプロセッサ14 バ
ス 16 命令線 18 アドレス/データ線 22 マスクレジスタ 24 同期レジスタ 30 排他的NORゲート 32 ANDゲート
ス 16 命令線 18 アドレス/データ線 22 マスクレジスタ 24 同期レジスタ 30 排他的NORゲート 32 ANDゲート
Claims (2)
- 【請求項1】複数のパラレルプロセッサを有するワーク
ステーションであって、各該プロセッサに関連したビッ
ト位置を有し該プロセッサに接続されたレジスタにして
、該ビット位置が該プロセッサのタスク完了時に該プロ
セッサにより予定の論理状態に設定されるようにされた
レジスタと、該ビット位置が予定の論理状態となったと
きに信号を発生するようにされた、該レジスタに接続さ
れた検出器とを含むワークステーション。 - 【請求項2】ワークステーション内に設けた複数のパラ
レルスレーブプロセッサの動作を同期する方法であって
、該スレーブプロセッサのうちの選択されたものに処理
タスクを割り当てるステップと、割り当てた該タスクを
完了するスレーブレジスタのおのおのについてレジスタ
内に相応のビット位置を設定するステップと、該ビット
位置が予定の論理状態となったときに信号を発生するス
テップとを含むプロセッサ同期方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9019025.7 | 1990-08-31 | ||
GB909019025A GB9019025D0 (en) | 1990-08-31 | 1990-08-31 | Work station having multiprocessing capability |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04350758A true JPH04350758A (ja) | 1992-12-04 |
Family
ID=10681447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24243191A Pending JPH04350758A (ja) | 1990-08-31 | 1991-08-29 | 多重処理能力を備えたワークステーション |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0473452A3 (ja) |
JP (1) | JPH04350758A (ja) |
GB (1) | GB9019025D0 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3285629B2 (ja) * | 1992-12-18 | 2002-05-27 | 富士通株式会社 | 同期処理方法及び同期処理装置 |
US5721921A (en) * | 1995-05-25 | 1998-02-24 | Cray Research, Inc. | Barrier and eureka synchronization architecture for multiprocessors |
US6055618A (en) * | 1995-10-31 | 2000-04-25 | Cray Research, Inc. | Virtual maintenance network in multiprocessing system having a non-flow controlled virtual maintenance channel |
US5960209A (en) * | 1996-03-11 | 1999-09-28 | Mitel Corporation | Scaleable digital signal processor with parallel architecture |
US5864738A (en) * | 1996-03-13 | 1999-01-26 | Cray Research, Inc. | Massively parallel processing system using two data paths: one connecting router circuit to the interconnect network and the other connecting router circuit to I/O controller |
US6230252B1 (en) | 1997-11-17 | 2001-05-08 | Silicon Graphics, Inc. | Hybrid hypercube/torus architecture |
US6101181A (en) * | 1997-11-17 | 2000-08-08 | Cray Research Inc. | Virtual channel assignment in large torus systems |
US5970232A (en) * | 1997-11-17 | 1999-10-19 | Cray Research, Inc. | Router table lookup mechanism |
US6216174B1 (en) | 1998-09-29 | 2001-04-10 | Silicon Graphics, Inc. | System and method for fast barrier synchronization |
US6674720B1 (en) | 1999-09-29 | 2004-01-06 | Silicon Graphics, Inc. | Age-based network arbitration system and method |
US7577816B2 (en) | 2003-08-18 | 2009-08-18 | Cray Inc. | Remote translation mechanism for a multinode system |
US8307194B1 (en) | 2003-08-18 | 2012-11-06 | Cray Inc. | Relaxed memory consistency model |
US7735088B1 (en) | 2003-08-18 | 2010-06-08 | Cray Inc. | Scheduling synchronization of programs running as streams on multiple processors |
US7743223B2 (en) | 2003-08-18 | 2010-06-22 | Cray Inc. | Decoupling of write address from its associated write data in a store to a shared memory in a multiprocessor system |
US7334110B1 (en) | 2003-08-18 | 2008-02-19 | Cray Inc. | Decoupled scalar/vector computer architecture system and method |
US7421565B1 (en) | 2003-08-18 | 2008-09-02 | Cray Inc. | Method and apparatus for indirectly addressed vector load-add -store across multi-processors |
US7437521B1 (en) | 2003-08-18 | 2008-10-14 | Cray Inc. | Multistream processing memory-and barrier-synchronization method and apparatus |
US7366873B1 (en) | 2003-08-18 | 2008-04-29 | Cray, Inc. | Indirectly addressed vector load-operate-store method and apparatus |
US7379424B1 (en) | 2003-08-18 | 2008-05-27 | Cray Inc. | Systems and methods for routing packets in multiprocessor computer systems |
US7478769B1 (en) | 2005-03-09 | 2009-01-20 | Cray Inc. | Method and apparatus for cooling electronic components |
US7669036B2 (en) * | 2007-06-14 | 2010-02-23 | Qualcomm Incorporated | Direct path monitoring by primary processor to each status register in pipeline chained secondary processors for task allocation via downstream communication |
-
1990
- 1990-08-31 GB GB909019025A patent/GB9019025D0/en active Pending
-
1991
- 1991-08-29 JP JP24243191A patent/JPH04350758A/ja active Pending
- 1991-08-30 EP EP19910307973 patent/EP0473452A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0473452A3 (en) | 1993-02-03 |
GB9019025D0 (en) | 1990-10-17 |
EP0473452A2 (en) | 1992-03-04 |
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