JPH03183162A - Manufacture of semiconductor memory - Google Patents
Manufacture of semiconductor memoryInfo
- Publication number
- JPH03183162A JPH03183162A JP1320594A JP32059489A JPH03183162A JP H03183162 A JPH03183162 A JP H03183162A JP 1320594 A JP1320594 A JP 1320594A JP 32059489 A JP32059489 A JP 32059489A JP H03183162 A JPH03183162 A JP H03183162A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- contact hole
- layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000005530 etching Methods 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 170
- 239000003990 capacitor Substances 0.000 claims description 44
- 238000003860 storage Methods 0.000 claims description 39
- 239000012535 impurity Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 34
- 229920005591 polysilicon Polymers 0.000 description 34
- 238000000206 photolithography Methods 0.000 description 13
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体記憶装置、詳しくはダイナミックラン
ダムアクセスメモリセル（以下ＤＲＡＭセルと略す）の
製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor memory device, and more particularly to a method for manufacturing a dynamic random access memory cell (hereinafter abbreviated as a DRAM cell).
（従来の技術）
現在、ＤＲＡＭセルは、ｌトランジスタ・１キヤパシタ
のセルが主流であり、キャパシタに蓄積された電荷の有
無で情報を記憶し、トランジスタのオン・オフで読み出
し、書き込み、及び記憶保持等の動作を行っている。こ
こで、種々のリーク要因に対して一定期間記憶状態を保
持するため、キャパシタには、ある一定の容量値が必要
である。(Prior art) Currently, DRAM cells are mainly composed of one transistor and one capacitor, and information is stored depending on the presence or absence of charge accumulated in the capacitor, and reading, writing, and memory retention are performed by turning on and off the transistor. etc. are performed. Here, in order to maintain the memory state for a certain period of time against various leakage factors, the capacitor needs to have a certain capacitance value.
また、α線によるソフト・エラ一対策及びセンス・アン
プ感度以上の信号を得るためにも、キャパシタは、ある
一定の容量値を確保する必要がある。In addition, the capacitor needs to have a certain capacitance value in order to prevent soft errors caused by α rays and to obtain a signal that exceeds the sensitivity of the sense amplifier.
しかし、ＤＲＡＭの集積度向上に伴い、小さい面積で一
定の容量値を確保することば増々困離となり、セル構造
は三次元化に向わざるを得ない。However, as the degree of integration of DRAMs increases, it becomes increasingly difficult to secure a constant capacitance value in a small area, and the cell structure has no choice but to become three-dimensional.
三次元セルの代表的なものには、キャパシタを、ポリシ
リコンを使用して上に積み上げるスタックド・キャパシ
タ・セルといわれるものがある。第２図は、通常使用さ
れているスタックド・キャパシタ・セルの断面図である
。セルは、トランスファゲートとしてのスイッチングト
ランジスタ１とキャパシタ２で構成される。キャパシタ
２は、シリコン基板３に前記スイッチングトランジスタ
ｌを形成した後、このスイッチングトランジスタ１およ
びフィールド酸化膜４上に積み上げて形成される。その
キャパシタ２は、電荷蓄積電極５と誘電体薄膜６とプレ
ート電極７で構成されており、電荷蓄積電極５は第１層
間絶縁膜８に開けたコンタクト孔９を通して前記スイッ
チングトランジスタ１のソース・ドレインの一方の不純
物拡散層１０ａに接続される。そして、このキャパシタ
２を形成した後、基板３上の全面は第１層間絶縁膜８ｉ
で覆われ、その上にはビットライン１２が形成され、さ
らにその上の表面全体は保護膜１３で覆われる。ビット
ライン１２は、層間絶縁＃８゜１１に開けられたコンタ
クト孔１４を通してスイッチングトランジスタｌのソー
ス・ドレインの他方の不純物拡散層１０ｂに接続されて
いる。A typical three-dimensional cell is a stacked capacitor cell in which a capacitor is stacked on top using polysilicon. FIG. 2 is a cross-sectional view of a commonly used stacked capacitor cell. The cell is composed of a switching transistor 1 and a capacitor 2 as a transfer gate. The capacitor 2 is formed by forming the switching transistor 1 on a silicon substrate 3 and then stacking it on the switching transistor 1 and the field oxide film 4. The capacitor 2 is composed of a charge storage electrode 5, a dielectric thin film 6, and a plate electrode 7, and the charge storage electrode 5 connects the source and drain of the switching transistor 1 through a contact hole 9 formed in a first interlayer insulating film 8. is connected to one impurity diffusion layer 10a. After forming this capacitor 2, the entire surface of the substrate 3 is covered with a first interlayer insulating film 8i.
A bit line 12 is formed thereon, and the entire surface above the bit line 12 is further covered with a protective film 13. The bit line 12 is connected to the other impurity diffusion layer 10b of the source and drain of the switching transistor l through a contact hole 14 formed in the interlayer insulation #8°11.
この通常型スタックド・キャパシタ・セルで、キャパシ
タ２を形成するためのフォトリソ・グラフィ使用回数は
３回である。電荷蓄積電極５をソース・ドレインの一方
の不純物拡散層１０ａに接続するためのコンタクト孔９
の形成、電荷蓄積電極５の形成、プレート電極７の形成
の際の各１回、計３回である。In this conventional stacked capacitor cell, photolithography is used three times to form capacitor 2. A contact hole 9 for connecting the charge storage electrode 5 to one of the source and drain impurity diffusion layers 10a
, once each for the formation of the charge storage electrode 5 and the formation of the plate electrode 7, a total of three times.
この通常型スタックド・キャパシタ・セルは、１メガビ
ットＤＲＡＭ、４メガビットＤＲＡＭで使用される。し
かし、１６メガビツトＤＲＡＭ以降の高集積ＤＲＡＭを
考えた場合、このスタックド・キャパシタでも充分な容
量値を確保できなくなる恐れがある。This conventional stacked capacitor cell is used in 1 megabit DRAM and 4 megabit DRAM. However, when considering highly integrated DRAMs of 16 megabits or higher, there is a possibility that even this stacked capacitor may not be able to secure a sufficient capacitance value.
■６メガビツ）ＤＲＡＭ以降、スタックド・キャパシタ
で充分な容量値を確保するため、種々の工夫がなされて
いる。第３図は、”８９ シンボジューム・オン・ＶＬ
Ｓ Ｉテクノロジ（’８９ Ｓｙｗｐｏｓｉｕｓ＋ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）で提案があり、シ
ンポジューム・オン・Ｖ Ｌ Ｓ ［テクノロジ・テク
ニカル・ダイジェスト’８９（Ｓｙｍｐｏｓｉｕｏ＋
ｏｎ ＶＬＳＩ ＴｅｃｈｎｏｌｏｇｙＴｅｃｈｎｉｃ
ａｌ Ｄｉｇｅｓｔ ’８９） （８５） Ｐ６９
−７０に開示されるセル構造の製造工程断面図である。(2) After DRAM (6 megabits), various efforts have been made to ensure sufficient capacitance with stacked capacitors. Figure 3 shows "89 Symbodium on VL"
SI Technology ('89 Sywposius+on
VLSI Technology), a proposal was made and the proposal was published in the Symposium on VLS [Technology and Technical Digest '89 (Symposium +
on VLSI Technology
al Digest '89) (85) P69
It is a manufacturing process cross-sectional view of the cell structure disclosed in -70.
まず第３図（ａ）で示すように、シリコン基板２１上に
アイソレーション領域２２（この場合はフィールド・シ
ールド・アイソレーション法を使用している）を形成後
、トランスファゲートスイッチングトランジスタのゲー
ト電極（ワードラインとして延在する）２３を形成する
。さらに、同図のようにセルフアライメントでサイドウ
ォールスペ−サ２４を形成し、その後、薄いシリコン窒
化膜を形成し、その一部分をフォトリソエツチング工程
で除去することによりＳｉＮマスク層２５を形成する。First, as shown in FIG. 3(a), after forming an isolation region 22 (in this case using the field shield isolation method) on a silicon substrate 21, the gate electrode of the transfer gate switching transistor ( ) 23 extending as a word line. Furthermore, as shown in the figure, a sidewall spacer 24 is formed by self-alignment, and then a thin silicon nitride film is formed and a portion thereof is removed by a photolithography process to form a SiN mask layer 25.
次に、ポリシリコンを堆積後、該ポリシリコンをフォト
リソ・エツチング工程でパターニングすることにより、
第３図へ）に示すようにポリシリコンバッド２６を形成
する。Next, after depositing polysilicon, the polysilicon is patterned using a photolithography and etching process.
A polysilicon pad 26 is formed as shown in FIG.
次に、第３図（ｃ）に示すように、ＣＶＤ法で厚い酸化
膜２７を堆積し、該酸化膜２７を平坦化した後、該酸化
膜２７にフォトリソエツチング工程で前記ポリシリコン
バッド２６上で穴２８を開け、さらにポリシリコン２９
を堆積させる。Next, as shown in FIG. 3(c), a thick oxide film 27 is deposited by the CVD method, and after the oxide film 27 is planarized, the oxide film 27 is etched onto the polysilicon pad 26 by a photolithography process. Drill a hole 28 with polysilicon 29.
deposit.
次に、異方性エツチングによりポリシリコン２９をエツ
チングし、該ポリシリコン２９を前記穴２８の側面にの
み残した後、第３図（ｄ）に示すようにＣＶＤ酸化膜２
７をウェットエツチングにより除去する。この時、第３
図（ａ）で形成したＳｉＮマスク層２５がエツチングス
トッパとなる。Next, the polysilicon 29 is etched by anisotropic etching, leaving the polysilicon 29 only on the side surfaces of the hole 28, and then the CVD oxide film 29 is etched as shown in FIG. 3(d).
7 is removed by wet etching. At this time, the third
The SiN mask layer 25 formed in Figure (a) serves as an etching stopper.
しかる後、残存ポリシリコン２９とポリシリコンバッド
２６からなるキャパシタの電荷蓄積電極の表面にキャパ
シタ誘電体薄膜を形成した後、全面にポリシリコンを堆
積させ、そのポリシリコンをフォトリソエツチング工程
でパターニングすることにより、第３図（ｅ）に示すよ
うにキャパシタのプレート電極３０を形成する。Thereafter, a capacitor dielectric thin film is formed on the surface of the charge storage electrode of the capacitor consisting of the remaining polysilicon 29 and the polysilicon pad 26, and then polysilicon is deposited on the entire surface, and the polysilicon is patterned by a photolithography process. Thus, the plate electrode 30 of the capacitor is formed as shown in FIG. 3(e).
その後は第３図（ｆ）に示すように厚く絶縁膜３１を堆
積させた後、ビットラインとトランスファゲートスイッ
チングトランジスタのソース・ドレインの一方とを接続
するための穴３２を前記絶縁膜３１に開け、その穴３２
をこの場合はタングステン（Ｗ）３３で埋め込む。After that, as shown in FIG. 3(f), after depositing a thick insulating film 31, a hole 32 is made in the insulating film 31 for connecting the bit line and one of the source and drain of the transfer gate switching transistor. , the hole 32
In this case, it is embedded with tungsten (W) 33.
このような方法によれば、キャパシタの電荷蓄積電極は
ポリシリコン２９により一部上方に筒状に突出したよう
に形成され、その部分においては内側、外側の両面を容
量として使用できるようになるので、６４メガビットＤ
ＲＡＭ対応セルサイズでも、キャパシタは充分な容量を
確保できる。According to this method, the charge storage electrode of the capacitor is formed of polysilicon 29 so that a portion thereof projects upward in a cylindrical shape, and both the inside and outside of that portion can be used as a capacitor. , 64 Mbit D
Even with a cell size compatible with RAM, the capacitor can ensure sufficient capacity.
（発明が解決しようとする課Ｂ）
しかるに、この第３図の改良型スタックド・キャパシタ
・セルでは、キャパシタを形成するためにフォトリソグ
ラフィ工程が第３図（ａ） 、 （ｂ） 、 （ｃ）
。(Problem B to be solved by the invention) However, in the improved stacked capacitor cell shown in FIG. 3, photolithography steps are required to form the capacitor as shown in FIGS. 3(a), (b), and (c).
.
（ｅ）で１回ずつ、計４回必要となり、第２図の通常型
スタックド・キャパシタ・セルより１回増えるので、工
程が長くなり、製造コストが高くなるという問題点があ
る。また、ポリシリコンバッド２６は有底筒状電荷蓄積
電極の底部を形成するものであるが、第３図（ｃ）で酸
化＠２１に穴２８を形成する時もこのポリシリコンバッ
ド２６がないと、サイドウオールスペーサ２４がエツチ
ングされて、該サイドウオールスペーサ２４で電荷蓄積
電極と基板（より詳細にはトランスファゲートスイッチ
ングトランジスタのソース・ドレインの一方の拡散層）
とのコンタクト部を、穴２８の形成ずれに係わらずセル
ファライン的に決めることができなくなる。しかし、こ
のポリシリコンバッド２６を予め形成しておかなければ
ならないことは、より工程を長くする問題点がある。ま
た、このポリシリコンバッド２６の形成は、電荷蓄積電
極を形成する上で２回ポリシリコンの堆積工程を必要と
することになるので、電荷蓄積電極の形成上からも問題
がある。A total of four times are required (one time for each step (e)), which is one more time than the normal type stacked capacitor cell shown in FIG. 2, so there is a problem that the process becomes longer and the manufacturing cost increases. Moreover, the polysilicon pad 26 forms the bottom of the bottomed cylindrical charge storage electrode, and when the hole 28 is formed in the oxide @ 21 in FIG. , the sidewall spacer 24 is etched, and the sidewall spacer 24 connects the charge storage electrode and the substrate (more specifically, the diffusion layer of one of the source and drain of the transfer gate switching transistor).
It is no longer possible to determine the contact portion with the hole 28 in a self-aligned manner regardless of the deviation in the formation of the hole 28. However, having to form this polysilicon pad 26 in advance has the problem of making the process longer. Furthermore, the formation of the polysilicon pad 26 requires two polysilicon deposition steps to form the charge storage electrode, which poses a problem in terms of the formation of the charge storage electrode.
この発明は上記の点に鑑みなされたもので、電荷蓄積電
極の内面および外面を容量形成に利用して大容量とし得
るキャパシタを従来の問題点を解決して、しかもより工
程を簡略にして形成することができる半導体記憶装置の
製造方法を提供することを目的とする。This invention was made in view of the above points, and it solves the conventional problems and forms a capacitor that can have a large capacity by using the inner and outer surfaces of the charge storage electrode to form a capacitance, while simplifying the process. It is an object of the present invention to provide a method for manufacturing a semiconductor memory device that can perform the following steps.
（課題を解決するための手段）
この発明では次のような製造方法とする。まず、半導体
基板の表面に選択的にフィールド絶縁膜を形成して該基
板をアクティブ領域とフィールド領域に分けた後、ゲー
ト電極の側壁にサイドウオールを有する構造でトランス
ファゲートスイッチングトランジスタとしてのＭＯ３Ｉ
−ランジスタを前記アクティブ領域に形成する。その後
、基板上の全面に下から薄い酸化膜、薄い窒化膜、厚い
酸化膜の３層構造の絶縁膜を形成する。その３層構造絶
縁膜に、前記ＭＯＳトランジスタのソース・ドレインの
一方の拡散層上において、かつゲート電極側壁のサイド
ウオールおよびフィールド絶縁膜上にかかって、ただし
それらは残してコンタクトホールを開ける。その後、前
記サイドウオールおよびフィールド絶縁膜の露出表面を
含む前記コンタクトホールの側面および底面ならびに前
記３層構造絶縁膜の表面の全面に多結晶半導体層を形成
し、さらにその上の全面に絶縁膜を形成して前記コンタ
クトホールを埋込む。その後、その絶縁膜を全面異方性
エツチングによりコンタクトホール内にのみ残した後、
その残存絶縁膜をマスクとして、前記３層構造絶縁膜表
面の露出した多結晶半導体層を除去することにより、該
多結晶半導体層をコンタクトホール内にのみ有底筒状に
残し、有底筒状のキャパシタの電荷蓄積電極を形成する
。(Means for Solving the Problems) The present invention employs the following manufacturing method. First, a field insulating film is selectively formed on the surface of a semiconductor substrate to divide the substrate into an active region and a field region, and then MO3I as a transfer gate switching transistor is formed with a structure having sidewalls on the side walls of the gate electrode.
- Forming a transistor in the active area. Thereafter, an insulating film having a three-layer structure consisting of a thin oxide film, a thin nitride film, and a thick oxide film is formed from the bottom over the entire surface of the substrate. A contact hole is formed in the three-layer insulating film over one of the source and drain diffusion layers of the MOS transistor and over the sidewall and field insulating film on the side wall of the gate electrode, but leaving them alone. Thereafter, a polycrystalline semiconductor layer is formed on the entire side surface and bottom surface of the contact hole, including the exposed surfaces of the sidewall and field insulating film, and on the entire surface of the three-layer structure insulating film, and an insulating film is further formed on the entire surface thereof. forming and filling the contact hole. After that, the insulating film was left only in the contact hole by anisotropic etching on the entire surface, and then
By using the remaining insulating film as a mask, the exposed polycrystalline semiconductor layer on the surface of the three-layer insulating film is removed, leaving the polycrystalline semiconductor layer in the form of a cylinder with a bottom only in the contact hole. form the charge storage electrode of the capacitor.
その後、コンタクトホール内の残存絶縁膜と３層構造絶
縁膜の上層酸化膜を、３層構造においては中間層の窒化
膜をマスクとして同時に除去し、さらに中間層の窒化膜
を除去することにより、３層構造絶縁膜の下層酸化膜上
に前記電荷蓄積電極の上方側部分を突出させる。その後
、有底筒状の電荷蓄積電極の内面、外面および上端面に
キャパシタ誘電体薄膜を形成し、さらに有底筒状の電荷
蓄積電極をその内側および外側から覆うようにキャパシ
タのプレート電極を形成する。After that, the remaining insulating film in the contact hole and the upper oxide film of the three-layer structure insulating film are simultaneously removed using the intermediate nitride film as a mask in the three-layer structure, and the intermediate nitride film is further removed. An upper portion of the charge storage electrode is made to protrude above the lower oxide film of the three-layer structure insulating film. Thereafter, a capacitor dielectric thin film is formed on the inner surface, outer surface, and upper end surface of the bottomed cylindrical charge storage electrode, and a capacitor plate electrode is further formed to cover the bottomed cylindrical charge storage electrode from the inside and outside. do.
また、この発明では、上記製造方法において、多結晶半
導体層を全面に形成した後、その上の全面に形成される
絶縁膜は不純物ドープの絶縁膜とし、この絶縁膜の形成
後、この絶縁膜から前記多結晶半導体層に導電性をもた
せるために不純物を拡散によりドーピングする。Further, in the present invention, in the above manufacturing method, after the polycrystalline semiconductor layer is formed on the entire surface, the insulating film formed on the entire surface is an impurity-doped insulating film, and after the formation of this insulating film, the insulating film is Then, impurities are doped by diffusion to impart conductivity to the polycrystalline semiconductor layer.
（作 用）
上記製造方法では、基板上に形成されコンタクトホール
が開けられる絶縁膜を、下から薄い酸化膜、薄い窒化膜
、厚い酸化膜の３層構造としている。これにより、サイ
ドウオールやフィールド絶縁膜を多結晶半導体Ｎ（ポリ
シリコンバッド）で覆っておかなくても、これらを正確
に残して絶縁膜にコンタクトホールを開けられる。すな
わち、３層構造絶縁膜にコンタクトホールを開ける場合
、まず上層の厚い酸化膜をエツチングするが、この厚い
上層酸化膜のエツチングに関しては、エツチングレート
を速くしても、中間層の窒化膜をエツチングのエンドポ
イント検出用に使用して、エンドポイントモニタの波形
から上層酸化膜除去時点で制御性良くエツチングをスト
ップさせることができる。引き続き薄い窒化膜と薄い酸
化膜をエツチングするが、これらは薄いから、工・ノチ
ングレートと膜厚から算出した時間管理のみでも制御性
よく、これらを除去した時点でエツチングをストップさ
せることができる。この時、このエツチング時間は、エ
ンドポイントモニタの波形から、窒化膜がなくなった時
点からの酸化膜のみの工・ノチング時間としてもよい。(Function) In the above manufacturing method, the insulating film formed on the substrate and in which contact holes are formed has a three-layer structure consisting of a thin oxide film, a thin nitride film, and a thick oxide film from the bottom. As a result, even if the sidewalls and field insulating film are not covered with polycrystalline semiconductor N (polysilicon pad), contact holes can be opened in the insulating film while leaving them accurately. In other words, when opening a contact hole in a three-layer insulating film, the thick upper oxide film is first etched, but even if the etching rate is increased, the middle nitride film will still be etched. Etching can be stopped with good controllability from the waveform of the endpoint monitor when the upper layer oxide film is removed. Next, a thin nitride film and a thin oxide film are etched, but since these are thin, the etching can be easily controlled by simply managing the time calculated from the etching/notching rate and film thickness, and the etching can be stopped when these are removed. . At this time, the etching time may be determined from the waveform of the end point monitor to be the time for etching and notching only the oxide film from the time when the nitride film is removed.
このように上記３層構造絶Ｓ！膜によればエツチングを
制御性よく行うことができ、したがって、マスクとして
の多結晶半導体層で覆っておかなくても例えば第１図（
（１）に示すようにサイドウオールとフィールド絶縁膜
を正確に残してコンタクトホールを開けることが可能と
なる。そして、上述のようにマスクとしての多結晶半導
体層を必要としなければ、それだけ工程が短くなる。ま
た、サイドウオールとフィールド絶縁膜が正確に残れば
、これらの上に上述のように広げてコンタクトホールを
開けて電荷蓄積電極の面積の拡大を図れる。また、サイ
ドウオールとフィールド絶Ｉ！膜が正確に残れば、コン
タクトホールの形成ずれに係わらず、電荷蓄積電極と拡
散層とのコンタクト部はサイドウオールとフィールド絶
縁膜で例えば第１図（８）に示すようにセルファライン
的に正確に決まるようになる。ということは、コンタク
トホールを開ける際、合わせ余裕をとる必要がなくなり
、セル面積を小さくできる。In this way, the above three-layer structure is absolutely S! Etching can be performed with good controllability using a film, and therefore, for example, as shown in FIG.
As shown in (1), it is possible to open a contact hole while leaving the sidewall and field insulating film accurately. Further, as described above, if the polycrystalline semiconductor layer as a mask is not required, the process will be correspondingly shorter. Furthermore, if the sidewall and field insulating film remain accurately, the area of the charge storage electrode can be expanded by opening contact holes thereon as described above. Also, the sidewall and field are perfect! If the film remains accurately, regardless of the misalignment in the formation of the contact hole, the contact area between the charge storage electrode and the diffusion layer will be accurately aligned with the sidewall and field insulating film, as shown in Figure 1 (8), for example. It comes to be determined by This means that when opening a contact hole, there is no need to provide a margin for alignment, and the cell area can be reduced.
上記のようにして開けられたコンタクトホール内には有
底筒状に電荷蓄積電極が形成される。上記この発明の製
造方法では、コンタクトホール内にセルファラインで埋
込められた絶縁膜と異方性エツチングを用いてセルファ
ラインで有底筒状電荷蓄積電極が形成される。この電荷
蓄積電極形成がセルファラインとなることなどにより、
この発明ではキャパシタ形成に関してフォトリソグラフ
ィ工程は２回のみとなる。コンタクトホール形戒時に１
回、プレート電極の形成時に１回、計２回となる。さら
に電荷蓄積電極を形成するための多結晶半導体層の形成
工程は１回のみとなる。A charge storage electrode is formed in the shape of a cylinder with a bottom in the contact hole opened as described above. In the above-mentioned manufacturing method of the present invention, a bottomed cylindrical charge storage electrode is formed with a selfa line using an insulating film embedded in a contact hole with a selfa line and anisotropic etching. This charge storage electrode formation becomes a self-alignment line.
In this invention, only two photolithography steps are required to form the capacitor. Contact hole shape 1
twice, and once when forming the plate electrode, for a total of two times. Furthermore, the step of forming a polycrystalline semiconductor layer for forming a charge storage electrode is performed only once.
また、前記コンタクトホール内の埋込み絶縁膜は、異方
性エツチング時のマスクとして作用するが、この絶縁膜
として不純物ドープの絶縁膜を用いれば、この絶縁膜か
らの不純物拡散により電荷蓄積電極に導電性をもたせる
ために不純物をドープすることが可能となる。In addition, the buried insulating film in the contact hole acts as a mask during anisotropic etching, but if an impurity-doped insulating film is used as this insulating film, impurity diffusion from this insulating film will cause conduction to the charge storage electrode. It becomes possible to dope impurities to give properties.
また、この埋込み絶縁膜は電荷蓄積電極形成後除去され
るが、前記コンタクトホールが開けられる絶縁膜が前述
のように３層構造であれば、その中間層の窒化膜をマス
クとして３層構造絶縁膜のエツチング量を正確に制御し
て、該３Ｎ＠縁膜の上層酸化膜とコンタクトホール内の
埋込み絶縁膜を同時に除去することが可能となる。Further, this buried insulating film is removed after the charge storage electrode is formed, but if the insulating film in which the contact hole is made has a three-layer structure as described above, the nitride film in the middle layer is used as a mask to insulate the three-layer structure. By accurately controlling the amount of film etching, it is possible to simultaneously remove the upper oxide film of the 3N@ edge film and the buried insulating film in the contact hole.
（実施例） 以下この発明の一実施例を第１図を参照して説明する。(Example) An embodiment of the present invention will be described below with reference to FIG.
まず第１図（ａ）に示すように、Ｐ型シリコン基板４１
をＬＯＣＯ３法により選択酸化し、約５０００大の厚い
フィールド酸化膜４２を選択的に形成することにより、
基板４１をアクティブ領域とフィールド領域に分ける。First, as shown in FIG. 1(a), a P-type silicon substrate 41
By selectively oxidizing by the LOCO3 method and selectively forming a thick field oxide film 42 of approximately 5,000 mm,
The substrate 41 is divided into an active area and a field area.
次に、基板４１上にゲート酸化膜４３を約１６０入厚に
形成し、その上にＬＰＣＶＤ法でポリシリコン４４を厚
さ３０００人程度心電積させ、このポリシリコン４４に
通常の方法で不純物（リン）をドーピングする。さらに
そのポリシリコン４４上にＣＶＤ法で酸化ＩＩ！４５を
厚さ３０００Å程度に堆積させる。Next, a gate oxide film 43 is formed on the substrate 41 to a thickness of approximately 160 mm, and a polysilicon layer 44 is deposited on the gate oxide film 43 to a thickness of approximately 3000 mm using the LPCVD method, and impurities are added to the polysilicon layer 44 using a normal method. (phosphorus) doping. Furthermore, oxidation II! is applied to the polysilicon 44 using the CVD method. 45 is deposited to a thickness of about 3000 Å.
しかる後、この酸化膜４５とポリシリコン４４さらには
ゲート酸化膜４３をフォトリソエツチング工程でゲート
バターニングすることにより、基板４１のアクティブ領
域に残存ポリシリコン４４からなるＭＯＳ ｌ−ランジ
スタのゲート電極４６を形成し、その上下のみに酸化膜
４５とゲート酸化膜４３を残す。この時、同時に残存ポ
リシリコン４４によってワードライン４７がフィールド
酸化膜４２上に形成され、その上に酸化Ｍ４５が残る。Thereafter, this oxide film 45, polysilicon 44, and gate oxide film 43 are gate patterned in a photolithographic etching process, thereby forming a gate electrode 46 of a MOS l-transistor made of the remaining polysilicon 44 in the active region of the substrate 41. oxide film 45 and gate oxide film 43 are left only above and below the gate oxide film. At this time, a word line 47 is simultaneously formed on the field oxide film 42 by the remaining polysilicon 44, and an oxide M45 remains thereon.
しかる後、前記３層構造のゲート電極部をマスクとして
イオン注入法でリン（Ｐ）を基板４１に注入することに
より、ゲート電極部両側の基板４１内にＬＤＤ構造用の
Ｎ−層４８を形成する。Thereafter, phosphorus (P) is implanted into the substrate 41 by ion implantation using the three-layered gate electrode part as a mask, thereby forming N-layers 48 for the LDD structure in the substrate 41 on both sides of the gate electrode part. do.
次に全面にＣＶＤ法により酸化膜を約３０００人堆積さ
せた後、これを異方性ドライエツチングでエツチングす
ることにより、前記３層構造ゲート電極部の側壁に第１
図（ｂ）に示すように酸化膜サイドウオール４９を形成
する。この時同時にフィールド酸化膜４２上の２層構造
ワードライン部の側壁にも酸化膜サイドウオール４９が
形成される。Next, approximately 3,000 oxide films are deposited on the entire surface using the CVD method, and then etched using anisotropic dry etching to form a first layer on the sidewalls of the three-layer gate electrode portion.
As shown in Figure (b), an oxide film sidewall 49 is formed. At this time, an oxide film sidewall 49 is also formed on the sidewall of the two-layer word line portion on the field oxide film 42.
しかる後、３層構造ゲ一ト電極部およびその側壁のサイ
ドウオール４９をマスクとしてＡｓを基板４１にイオン
注入法で注入することにより、サイドウオール４９両側
の基板４１内にＬＤＤ構造用のＮ゛層５０を形成する。Thereafter, As is implanted into the substrate 41 by ion implantation using the three-layer gate electrode portion and the sidewall 49 on its side wall as a mask, thereby forming N for the LDD structure in the substrate 41 on both sides of the sidewall 49. Form layer 50.
以上で、Ｎ−層４８とＮ′″１ｉ５０からなるＬＤＤ構
造のソース・ドレイン拡散層５１ａ、５１ｂを有するＭ
ＯＳトランジスタ（トランスファゲートとしてのスイッ
チングトランジスタ）５２が完成する。In the above, the M
The OS transistor (switching transistor as a transfer gate) 52 is completed.
次に、基板４１上の全面にＣＶＤ法で第１図（ｃ）に示
すように酸化膜５３を１０００〜３０００Å、ここでは
約１００ＯＡ堆積させる。さらにその上にＬ Ｐ ＣＶ
Ｄ法によりシリコン窒化膜５４を２００〜１００（１
人、ここでは約５００人堆積させ、さらにその上にＣＶ
Ｄ法により厚＜（５０，００〜２００００Å、ココテは
１００００人）酸化膜５５、具体的にはＢＰＳＧ膜を堆
積させる。その後、９００℃１５分程度窒素雰囲気中で
アニールを実施し、酸化膜５５の表面を平坦にする。以
上で、表面が平坦な３層構造の絶縁膜５６が基板４１上
に完成する。なお、このような３層構造絶縁＠５６は、
バイアスＥＣＲ法により堆積と同時に平坦化されるよう
にしてもよい。Next, as shown in FIG. 1(c), an oxide film 53 is deposited over the entire surface of the substrate 41 to a thickness of 1000 to 3000 Å, here about 100 OA, as shown in FIG. 1(c). Furthermore, L P CV on top of that
The silicon nitride film 54 is coated with a thickness of 200 to 100 (1
People, here about 500 people are deposited, and on top of that, CV
An oxide film 55, specifically a BPSG film, with a thickness of <(50,00 to 20,000 Å, thickness: 10,000 Å) is deposited by method D. Thereafter, annealing is performed at 900° C. for about 15 minutes in a nitrogen atmosphere to flatten the surface of the oxide film 55. With the above steps, an insulating film 56 having a three-layer structure with a flat surface is completed on the substrate 41. In addition, such a three-layer structure insulation@56 is
Planarization may be performed simultaneously with deposition by bias ECR method.
次にこの３層構造絶縁膜５６に、第１図（ｄ）に示すよ
うにＭＯＳトランジスタ５２の一方の拡散層５１ａ上で
、かつゲート電極部側壁のサイドウオール４９上および
フィールド酸化＃４２上にがかってコンタクトホール５
７を通常のフォトリソエツチング法により開ける。この
時、３層構造絶縁１１１５６はまず上層の厚い酸化膜５
５を異方性エッチングでエツチングするが、この厚い上
層酸化膜５５のエツチングに関しては、エツチングレー
トを速くしても、中間層のシリコン窒化膜５４をエツチ
ングのエンドポイント検出用に使用して制御性よくエン
チングすることができ、シリコン窒化膜５４が露出した
時点でエンドポイントモニタにより正確にエツチングを
ストップさせることができる。引き続き薄いシリコン窒
化膜５４と薄い酸化膜５３をエツチングするが、これら
は薄いから、エツチングレートと膜厚から算出した時間
管理のみでも制御性よくエツチングすることができ、こ
れらが除去された時点でエツチングを正確にストップさ
せることができる。この時、管理するエツチング時間は
、エンドポイントモニタの波形から、シリコン窒化膜５
４がなくなった時点からの酸化膜５３のみのエツチング
時間としてもよい。このように３層構造絶縁膜５６によ
ればエツチングを制御性よく行うことができ、したがっ
てマスクとしての多結晶半導体層でサイドウオール４９
およびフィールド酸化膜４２を覆っておかなくても、こ
れらを正確に残してコンタクトホール５７を開けること
ができる。Next, as shown in FIG. 1(d), this three-layer structure insulating film 56 is coated on one diffusion layer 51a of the MOS transistor 52, on the sidewall 49 on the side wall of the gate electrode portion, and on the field oxide #42. Contact hole 5
7 is opened by the usual photolithography method. At this time, the three-layer structure insulation 11156 is first formed by the upper thick oxide film 5.
5 is etched by anisotropic etching, but even if the etching rate is increased, the etching of the thick upper layer oxide film 55 can be controlled easily by using the intermediate layer silicon nitride film 54 to detect the etching end point. Etching can be performed well, and the etching can be accurately stopped using an end point monitor when the silicon nitride film 54 is exposed. Next, the thin silicon nitride film 54 and the thin oxide film 53 are etched, but since they are thin, they can be etched with good control simply by time management calculated from the etching rate and film thickness, and once these are removed, the etching begins. can be stopped accurately. At this time, the etching time to be managed is determined from the waveform of the end point monitor.
The etching time for only the oxide film 53 may be set from the time when the oxide film 4 is removed. In this way, with the three-layer structure insulating film 56, etching can be performed with good controllability, and therefore the sidewall 49 can be etched using the polycrystalline semiconductor layer as a mask.
Even if the field oxide film 42 is not covered, the contact hole 57 can be opened by leaving it accurately.
次に、サイドウオール４９およびフィールド酸化膜４２
の露出表面を含むコンタクトホール５７の側面および底
面ならびに３層構造絶縁膜５６の表面の全面に第１図（
ｅ）に示すようにポリシリコン５８をＬ Ｐ ＣＶ Ｄ
法で約ｔｏｏｏ入堆積させる。Next, sidewall 49 and field oxide film 42
As shown in FIG.
As shown in e), the polysilicon 58 is L P CV D
Deposit about 100 ml using the method.
さらにその上の全面に不純物ドープの絶縁膜としてＡｓ
５Ｇ膜（ヒ素ドープの酸化膜）５９をＣＶＤ法により堆
積させ、コンタクトホール５７を埋め込む。その後、９
００℃１５分程度のアニールを実施することにより、Ａ
ｓ５Ｇ膜５９中のＡｓを低抵抗化のために（導電性をも
たせるために）ポリシリコン５８に固相拡散させ、同時
に＾ｓＳＧ膜５９の表面を平坦にする。Furthermore, As is used as an impurity-doped insulating film on the entire surface.
A 5G film (arsenic-doped oxide film) 59 is deposited by CVD to fill the contact hole 57. After that, 9
By performing annealing at 00°C for about 15 minutes, A
As in the s5G film 59 is solid-phase diffused into the polysilicon 58 to lower the resistance (to make it conductive), and at the same time, the surface of the sSG film 59 is made flat.
次に、Ａｓ５Ｇ膜５９をドライエツチングで全面異方性
エツチングすることにより、この＾５ｓＧｌ１５９を第
１図（ｆ）に示すようにコンタクトホール５７内にのみ
残す。Next, the As5G film 59 is anisotropically etched over the entire surface by dry etching, so that this ^5sGl 159 is left only in the contact hole 57 as shown in FIG. 1(f).
その後、コンタクトホール５７内に残存したＡｓ５Ｇ膜
５９をマスクとして、酸化膜５５の表面上に露出したポ
リシリコン５８を第１図（８）に示すようにドライエツ
チングで除去する。これにより、ポリシリコン５８はコ
ンタクトホール５７内に有底筒状に残り、有底筒状のキ
ャパシタの１を荷蓄積電極６０がセルファラインで形成
される。Thereafter, using the As5G film 59 remaining in the contact hole 57 as a mask, the polysilicon 58 exposed on the surface of the oxide film 55 is removed by dry etching as shown in FIG. 1(8). As a result, the polysilicon 58 remains in the shape of a cylinder with a bottom in the contact hole 57, and the charge storage electrode 60 of the capacitor 1 in the shape of a cylinder with a bottom is formed in a self-aligned manner.
次に、３層構造絶Ｉ！膜５６の上層酸化膜５５とコンタ
クトホール５７内の残存Ａｓ５Ｇ膜５９を、フン酸系ウ
ェットエツチングで第１図（ｈ）に示すように同時に除
去する。この時、３層構造絶縁Ｍ５６においては、中間
層のシリコン窒化Ｗ４５４がエツチングストッパとして
作用する。したがって、このエツチングストッパで３層
構造絶縁！１１５６のエツチング量を正確に制御′ｎシ
て、Ａｓ５Ｇｌｌ１５９と上層酸化膜５５を同時に除去
することが可能となる。Next, the 3-layer structure is absolutely amazing! The upper oxide film 55 of the film 56 and the remaining As5G film 59 in the contact hole 57 are simultaneously removed by hydronic acid wet etching as shown in FIG. 1(h). At this time, in the three-layer structure insulation M56, the intermediate layer silicon nitride W454 acts as an etching stopper. Therefore, this etching stopper provides three-layer insulation! By accurately controlling the amount of etching 1156, it is possible to simultaneously remove As5Gll 159 and upper oxide film 55.
その後、３層構造絶縁膜５６の中間層シリコン窒化膜５
４も熱リン酸ウェットエツチングにより除去する。これ
らにより、有底筒状電荷蓄積電極６０は中空状となり、
かつ上方側部分は酸化膜５５（Ｆｌ＜なった絶縁膜５６
）の上方に突出した構造となる。After that, the intermediate silicon nitride film 5 of the three-layer structure insulating film 56 is
4 is also removed by hot phosphoric acid wet etching. Due to these, the bottomed cylindrical charge storage electrode 60 becomes hollow,
And the upper part is an oxide film 55 (Fl<insulating film 56
) has a structure that protrudes upward.
次に、有底筒状電荷蓄積電極６０の内面、外面および上
端面を含む全面に第１図（ｉ）に示すようにキャパシタ
誘電体ＦＪ膜６１、具体的にはシリコン窒化膜を５〜Ｉ
ｏｎ−程度ＬＰＣＶＤ法により堆積させ、さらにその欠
陥密度低減、耐圧向上のために９００°Ｃ前後のウェッ
ト酸素雰囲気中でアニールを施す。次にそのキャパシタ
誘電体薄膜６１を挾んで有底筒状電荷蓄積電極６０の内
面。Next, as shown in FIG. 1(i), a capacitor dielectric FJ film 61, specifically a silicon nitride film, is coated on the entire surface of the bottomed cylindrical charge storage electrode 60, including the inner surface, outer surface, and upper end surface.
It is deposited by an on-degree LPCVD method, and then annealed in a wet oxygen atmosphere at around 900°C to reduce defect density and improve breakdown voltage. Next, the capacitor dielectric thin film 61 is sandwiched between the inner surfaces of the bottomed cylindrical charge storage electrodes 60.
外面および上端面を含む全面を覆うようにプレート電極
となるポリシリコンロ２を約２０００人ＬＰＣＶＤ法で
堆積させ、これに通常のリン拡散法により不純物を導入
する。About 2,000 polysilicon layers 2, which will become plate electrodes, are deposited by the LPCVD method so as to cover the entire surface including the outer surface and the upper end surface, and impurities are introduced into this by the usual phosphorus diffusion method.
しかる後、このポリシリコンロ２をフォトリソエツチン
グ工程によりパターニングして第１図（ｊｌに示すよう
に電荷蓄積電極６０部分および必要部分にのみ残すこと
により、この有底筒状の電荷蓄積電極６０をその内側お
よび外側から覆うプレート電極６３を形成する。この時
、キャパシタ誘電体薄膜６１もプレート電極６３と同一
形状にパタニングされる。Thereafter, this polysilicon layer 2 is patterned by a photolithography process to leave only the charge storage electrode 60 portion and necessary portions as shown in FIG. A plate electrode 63 is formed to cover the capacitor from the inside and outside.At this time, the capacitor dielectric thin film 61 is also patterned to have the same shape as the plate electrode 63.
しかる後、同第１図０）に示すように全面に眉間絶縁膜
としてＢＰＳＧ膜６４をＣＶＤ法により６０００人程度
堆積させ、このＢＰＳＧ膜６４の平坦化のためのアニー
ルを９００°Ｃで１５分程度行う。Thereafter, as shown in Figure 1 (0), a BPSG film 64 was deposited as an insulating film between the eyebrows over the entire surface by CVD, and annealing was performed at 900°C for 15 minutes to flatten the BPSG film 64. Do it to a certain degree.
そして、平坦化されたＢＰＳＧ＃６４とその下の酸化ｌ
ｌ５３に対して通常のフォトリソエツチング工程により
、第１図（２）に示すごと＜ＭＯＳトランジスタ５２の
ソース・ドレインの他方の拡散層５１ｂに貫通するよう
にコンタクトホール６５を開ける。Then, the planarized BPSG#64 and the oxidized l below it
A contact hole 65 is formed in the contact hole 153 by a normal photolithography process so as to penetrate through the other diffusion layer 51b of the source and drain of the MOS transistor 52, as shown in FIG. 1(2).
その後、ＬＰＣＶＤ法でポリシリコンを１５００人堆積
させ、イオン注入法でリンをポリシリコンに導入した後
、そのポリシリコンを通常のフォトリソエツチング工程
によりバターニングすることにより、前記コンタクトホ
ール６５を通して前記拡散層５１ｂに接続されるビット
ライン６６をＢＰＳＧ膜６４上に第１図（ト）に示すよ
うに形成する。最後に、その上の全表面に同第１図（ト
）に示すようにバソシヘーション膜６７を形成する。Thereafter, 1,500 layers of polysilicon are deposited using the LPCVD method, phosphorus is introduced into the polysilicon using an ion implantation method, and then the polysilicon is patterned using a normal photolithography process to pass through the contact hole 65 into the diffusion layer. A bit line 66 connected to the bit line 51b is formed on the BPSG film 64 as shown in FIG. Finally, a bathosciation film 67 is formed on the entire surface as shown in FIG. 1(G).
なお、このような一実施例では、第１図（ｅ）で全面に
形成されコンタクトホール５７を埋める不純物ドープの
絶縁膜としてＡｓ５Ｇ膜５９を使用したが、不純物ドー
プのＳＯＧ膜（スピン・オン・ガラス膜）、その他不純
物ドープの絶縁膜を用いて同様の方法とすることもでき
る。In this embodiment, an As5G film 59 was used as an impurity-doped insulating film formed on the entire surface and filling the contact hole 57 in FIG. 1(e), but an impurity-doped SOG film (spin-on A similar method can also be used using an insulating film doped with other impurities such as a glass film) or other impurity-doped insulating film.
（発明の効果）
以上詳細に説明したように、この発明の製造方法によれ
ば、基板上に形成されコンタクトホールが開けられる絶
縁膜を下から薄い酸化膜、薄い窒化膜、厚い酸化膜の３
層構造としたから、前記コンタクトホールを開ける際、
トランスファゲートスイッチングトランジスタのゲート
電極側壁のサイドウオールおよびフィールド絶縁膜上に
かかって開ける場合においても、それらを多結晶半導体
層のマスクで覆っておかなくても、それらを正確に残し
てコンタクトホールを開けることができる。(Effects of the Invention) As described in detail above, according to the manufacturing method of the present invention, the insulating film formed on the substrate and in which the contact hole is formed is divided into three layers from below: a thin oxide film, a thin nitride film, and a thick oxide film.
Since it has a layered structure, when opening the contact hole,
Even when opening a contact hole over the sidewall and field insulating film of the gate electrode of a transfer gate switching transistor, it is possible to open the contact hole while leaving them accurately without covering them with a polycrystalline semiconductor layer mask. be able to.
そして、多結晶半導体層のマスクが不要となることによ
り工程の短縮化を図ることができる。Further, since a mask for the polycrystalline semiconductor layer is not required, the process can be shortened.
また、前記コンタクトホール内に有底筒状の電荷蓄積電
極をセルファラインで形成できる。したがって、電荷蓄
積電極バターニングのためのフォトリソエツチング工程
を省略することができ、製造工程を簡略化できる。この
発明によれば、キャパシタ形成に関してフォトリソエツ
チング工程は、コンタクトホール形成とプレート電極バ
ターニングの２回であり、これは、第３図の改良型従来
例の４回に比較しては勿論のこと、第２図の通常型従来
例の３回に比べても少ない、したがって、製造コストを
下げることができる。さらに、電荷蓄積電極をセルファ
ラインで形成できれば、スタックド・キャパシタ製造で
最も困難であった電荷蓄積電極バターニングを容易とし
て、歩留り、能率を上げることができる。さらにこの発
明によれば、電荷蓄積電極形成工程に関する多結晶半導
体層の形成工程も１回のみとし得、より工程の簡略化を
図れる。Further, a cylindrical charge storage electrode with a bottom can be formed in the contact hole using a self-alignment line. Therefore, the photolithography process for patterning the charge storage electrode can be omitted, and the manufacturing process can be simplified. According to this invention, the photolithography process for forming the capacitor is performed twice: contact hole formation and plate electrode patterning, which is of course compared to four times in the improved conventional example shown in FIG. , which is less than the three times in the conventional conventional example shown in FIG. 2. Therefore, the manufacturing cost can be reduced. Furthermore, if the charge storage electrode can be formed in a self-aligned manner, the charge storage electrode patterning, which is the most difficult process in manufacturing stacked capacitors, can be facilitated, thereby increasing yield and efficiency. Furthermore, according to the present invention, the step of forming a polycrystalline semiconductor layer related to the step of forming a charge storage electrode can be performed only once, thereby further simplifying the process.
また、電荷蓄積電極をセルファラインで形成するために
、コンタクトホール内にセルファラインで埋込む絶縁膜
として不純物ドープの絶縁膜を用いれば、この絶縁膜か
らの不純物拡散により電荷Ｍ積電極に低抵抗化のための
不純物をドープすることが可能となり、不純物ドープ工
程を新たに付は加える必要がないので、工程を簡略化で
きる。In addition, if an impurity-doped insulating film is used as the insulating film buried in the contact hole with the Selfa line to form the charge storage electrode with the Selfa line, the charge M product electrode will have a low resistance due to impurity diffusion from this insulating film. Since it is possible to dope with an impurity for chemical conversion, and there is no need to add a new impurity doping step, the process can be simplified.
さらに、コンタクトホールが開けられる絶縁膜が前述の
ように３層構造である場合、中間層の窒化膜をマスクと
して３層構造絶縁膜のエツチング量を正確に制御して、
該３層構造絶縁膜の上層酸化膜とコンタクトホール内の
理込み絶縁膜を同時に除去することができ、より工程の
簡略化を図ることができる。Furthermore, when the insulating film in which the contact hole is formed has a three-layer structure as described above, the amount of etching of the three-layer insulating film is accurately controlled using the intermediate nitride film as a mask.
The upper oxide film of the three-layer structure insulating film and the recessed insulating film in the contact hole can be removed at the same time, and the process can be further simplified.
これらから、この発明の方法は１６メガビツトＤＲＡＭ
は勿論のこと６４メガビットＤＲＡＭに充分適用可能で
、ＤＲＡＭ技術の発展に大きく貢献する。From these, the method of this invention can be applied to 16 Mbit DRAM.
Of course, it is fully applicable to 64 megabit DRAM, and will greatly contribute to the development of DRAM technology.
第１図はこの発明の半導体記憶装置の製造方法の一実施
例を示す工程断面図、第２図は従来の通常型スタックド
・キャパシタ・セルを示す断面図、第３図は改良型スタ
ックド・キャパシタ・セルの製造工程断面図である。
４１・・・Ｐ型シリコン基板、４２・・・フィールド酸
化膜、４６・・・ゲート電極、４９・・・サイドウオー
ル、５１ａ・・・拡散層、５２・・・ＭＯＳトランジス
タ、５３・・・酸化膜、５４・・・シリコン窒化膜、５
５・・・酸化膜、５６・・・３層構造絶縁膜、５７・・
・コンタクトホール、５８・・・ポリシリコン、５９・
・・Ａｓ５Ｇ膜、６０・・・電荷蓄積電極、６１・・・
キャパシタ誘電体薄膜、６３・・・プレート電極。
従来の通常型スタックド・キャパシタ・セルの断面図第
２図FIG. 1 is a cross-sectional view showing an embodiment of the method for manufacturing a semiconductor memory device of the present invention, FIG. 2 is a cross-sectional view showing a conventional conventional stacked capacitor cell, and FIG. 3 is a cross-sectional view showing an improved stacked capacitor cell. - It is a sectional view of the manufacturing process of the cell. 41... P-type silicon substrate, 42... Field oxide film, 46... Gate electrode, 49... Side wall, 51a... Diffusion layer, 52... MOS transistor, 53... Oxidation Film, 54... Silicon nitride film, 5
5... Oxide film, 56... Three-layer structure insulating film, 57...
・Contact hole, 58...Polysilicon, 59・
...As5G film, 60...charge storage electrode, 61...
Capacitor dielectric thin film, 63... plate electrode. Figure 2 is a cross-sectional view of a conventional normal stacked capacitor cell.
Claims (2)
縁膜を形成して該基板をアクティブ領域とフィールド領
域に分けた後、ゲート電極の側壁にサイドウォールを有
する構造でトランスファゲートスイッチングトランジス
タとしてのＭＯＳトランジスタを前記アクティブ領域に
形成する工程と、（ｂ）その後、基板上の全面に下から
薄い酸化膜、薄い窒化膜、厚い酸化膜の３層構造の絶縁
膜を形成する工程と、 （ｃ）その３層構造絶縁膜に、前記ＭＯＳトランジスタ
のソース・ドレインの一方の拡散層上において、かつゲ
ート電極側壁のサイドウォールおよびフィールド絶縁膜
上にかかって、ただしそれらは残してコンタクトホール
を開ける工程と、（ｄ）前記サイドウォールおよびフィ
ールド絶縁膜の露出表面を含む前記コンタクトホールの
側面および底面ならびに前記３層構造絶縁膜の表面の全
面に多結晶半導体層を形成し、さらにその上の全面に絶
縁膜を形成して前記コンタクトホールを埋込む工程と、 （ｅ）その絶縁膜を全面異方性エッチングによりコンタ
クトホール内にのみ残す工程と、 （ｆ）その残存絶縁膜をマスクとして、前記３層構造絶
縁膜表面の露出した多結晶半導体層を除去することによ
り、該多結晶半導体層をコンタクトホール内にのみ有底
筒状に残し、有底筒状のキャパシタの電荷蓄積電極を形
成する工程と、 （ｇ）その後、コンタクトホール内の残存絶縁膜と３層
構造絶縁膜の上層酸化膜を、３層構造においては中間層
の窒化膜をマスクとして同時に除去し、さらに中間層の
窒化膜を除去することにより、３層構造絶縁膜の下層酸
化膜上に前記電荷蓄積電極の上方側部分を突出させる工
程と、 （ｈ）その後、有底筒状の電荷蓄積電極の内面、外面お
よび上端面にキャパシタ誘電体薄膜を形成し、さらに有
底筒状の電荷蓄積電極をその内側および外側から覆うよ
うにキャパシタのプレート電極を形成する工程とを具備
してなる半導体記憶装置の製造方法。(1) (a) After selectively forming a field insulating film on the surface of a semiconductor substrate to divide the substrate into an active region and a field region, a transfer gate switching transistor with a structure having sidewalls on the sidewalls of the gate electrode is used. (b) Thereafter, a step of forming an insulating film with a three-layer structure of a thin oxide film, a thin nitride film, and a thick oxide film from below over the entire surface of the substrate; c) Drill a contact hole in the three-layer insulating film over one of the source/drain diffusion layers of the MOS transistor and over the sidewalls of the gate electrode and the field insulating film, leaving them alone. (d) forming a polycrystalline semiconductor layer on the entire side surface and bottom surface of the contact hole, including the exposed surfaces of the sidewall and field insulating film, and on the entire surface of the three-layer structure insulating film; (e) leaving the insulating film only in the contact hole by anisotropic etching the entire surface; (f) using the remaining insulating film as a mask to fill the contact hole; (e) using the remaining insulating film as a mask; By removing the exposed polycrystalline semiconductor layer on the surface of the three-layer insulating film, the polycrystalline semiconductor layer is left in a cylindrical shape with a bottom only in the contact hole, thereby forming a charge storage electrode of a cylindrical capacitor with a bottom. (g) After that, the remaining insulating film in the contact hole and the upper oxide film of the three-layer structure insulating film are removed simultaneously using the intermediate layer nitride film as a mask in the case of a three-layer structure, and then the intermediate layer nitride film is removed. (h) After that, the inner and outer surfaces of the bottomed cylindrical charge storage electrode and the upper part of the charge storage electrode are removed. A method for manufacturing a semiconductor memory device, comprising the steps of forming a capacitor dielectric thin film on an end face, and further forming a capacitor plate electrode so as to cover a bottomed cylindrical charge storage electrode from inside and outside.
面に形成される絶縁膜は不純物ドープの絶縁膜とし、こ
の絶縁膜の形成後、この絶縁膜から前記多結晶半導体層
に導電性をもたせるために不純物を拡散によりドーピン
グすることを特徴とする請求項（１）記載の半導体記憶
装置の製造方法。(2) After the polycrystalline semiconductor layer is formed on the entire surface, the insulating film formed on the entire surface is an impurity-doped insulating film, and after the formation of this insulating film, electrical conduction is conducted from this insulating film to the polycrystalline semiconductor layer. 2. The method of manufacturing a semiconductor memory device according to claim 1, wherein impurities are doped by diffusion to impart properties.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320594A JP2750183B2 (en) | 1989-12-12 | 1989-12-12 | Method for manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320594A JP2750183B2 (en) | 1989-12-12 | 1989-12-12 | Method for manufacturing semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03183162A true JPH03183162A (en) | 1991-08-09 |
| JP2750183B2 JP2750183B2 (en) | 1998-05-13 |
Family
ID=18123159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320594A Expired - Fee Related JP2750183B2 (en) | 1989-12-12 | 1989-12-12 | Method for manufacturing semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2750183B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216331A (en) * | 1991-03-14 | 1994-08-05 | Gold Star Electron Co Ltd | Preparation of semiconductor memory cell |
| US5828096A (en) * | 1996-03-29 | 1998-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a contact hole |
| KR100372894B1 (en) * | 2000-07-28 | 2003-02-19 | 삼성전자주식회사 | Method For Manufacturing Contact Hole of Semiconductor Device |
| US7030449B2 (en) | 1995-07-18 | 2006-04-18 | Renesas Technology Corp. | Semiconductor integrated circuit device having capacitor element |
-
1989
- 1989-12-12 JP JP1320594A patent/JP2750183B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216331A (en) * | 1991-03-14 | 1994-08-05 | Gold Star Electron Co Ltd | Preparation of semiconductor memory cell |
| US7030449B2 (en) | 1995-07-18 | 2006-04-18 | Renesas Technology Corp. | Semiconductor integrated circuit device having capacitor element |
| US7199433B2 (en) | 1995-07-18 | 2007-04-03 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having capacitor element |
| US7323735B2 (en) | 1995-07-18 | 2008-01-29 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having capacitor element |
| US7598558B2 (en) | 1995-07-18 | 2009-10-06 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having capacitor element |
| US5828096A (en) * | 1996-03-29 | 1998-10-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a contact hole |
| KR100372894B1 (en) * | 2000-07-28 | 2003-02-19 | 삼성전자주식회사 | Method For Manufacturing Contact Hole of Semiconductor Device |
| US6613683B2 (en) | 2000-07-28 | 2003-09-02 | Samsung Electronics Co., Ltd. | Method of manufacturing a contact hole of a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2750183B2 (en) | 1998-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5028990A (en) | Semiconductor memory device having improved dynamic memory cell structure | |
| JP2633650B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US5065273A (en) | High capacity DRAM trench capacitor and methods of fabricating same | |
| US6344692B1 (en) | Highly integrated and reliable DRAM adapted for self-aligned contact | |
| JPH0982918A (en) | Semiconductor storage device and its manufacture | |
| JPH0653412A (en) | Semiconductor memory device and fabrication thereof | |
| US5500544A (en) | Dynamic random access memory cell and method for fabricating the same | |
| US5858833A (en) | Methods for manufacturing integrated circuit memory devices including trench buried bit lines | |
| US5914510A (en) | Semiconductor memory device and method of manufacturing the same | |
| JPH03174765A (en) | Semiconductor memory device and manufacture thereof | |
| US6246085B1 (en) | Semiconductor device having a through-hole of a two-level structure | |
| JPH02260453A (en) | Semiconductor memory device and its manufacture | |
| JPH03183162A (en) | Manufacture of semiconductor memory | |
| JPH0321062A (en) | Semiconductor storage device | |
| JPH0364964A (en) | Manufacture of semiconductor memory device | |
| JPS6324660A (en) | Semiconductor memory and manufacture thereof | |
| JPH04306875A (en) | Structure of semiconductor memory device | |
| JP3120462B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JPH0423467A (en) | Manufacture of semiconductor memory | |
| JP3382005B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPH03183161A (en) | Manufacture of semiconductor memory | |
| JPH10150161A (en) | Capacitor of semiconductor device and its manufacturing method | |
| JP2969789B2 (en) | Method for manufacturing semiconductor memory device | |
| JP2827377B2 (en) | Semiconductor integrated circuit | |
| JPH04267558A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |