JPH03179278A - 半導体試験方法 - Google Patents
半導体試験方法Info
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- JPH03179278A JPH03179278A JP1318122A JP31812289A JPH03179278A JP H03179278 A JPH03179278 A JP H03179278A JP 1318122 A JP1318122 A JP 1318122A JP 31812289 A JP31812289 A JP 31812289A JP H03179278 A JPH03179278 A JP H03179278A
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Links
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 5
- 230000002950 deficient Effects 0.000 claims description 33
- 238000005259 measurement Methods 0.000 claims description 16
- 101100117775 Arabidopsis thaliana DUT gene Proteins 0.000 abstract 2
- 101150091805 DUT1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
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- 210000001550 testis Anatomy 0.000 description 2
- 102100024405 GPI-linked NAD(P)(+)-arginine ADP-ribosyltransferase 1 Human genes 0.000 description 1
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体試験方法に関し、特に複数のＩＣをテ
ストステーションの各ＤＵＴに装着し、ＩＣの並列測定
及び良否判定を行う方法における、ＩＣが不良と判定さ
れたＯＵＴでの待ち時間をなくすための改良に関するも
のである。
ストステーションの各ＤＵＴに装着し、ＩＣの並列測定
及び良否判定を行う方法における、ＩＣが不良と判定さ
れたＯＵＴでの待ち時間をなくすための改良に関するも
のである。
第３図は従来の半導体試験方法により並列測定を行う場
合のテスト装置の一構成例を示す図、第４図は上記並列
測定における各ＤＵＴでのテスト処理の流れを示す図で
ある９図において、１は第１〜第５のテスト項目ＴＥＳ
ＴＩ〜５についてＩＣの良、不良判定を行うとともに、
各部に制御信号を出力するテスタ、２はテストステーシ
ョンで、該テストステーション２にはＩＣを装着するた
めの複数のＤＵＴ３．つまり第１のＤＵＴ、〜第ＮのＤ
ＵＴＮ３が配列されている。また４は上記テスタ１から
の制御信号により上記各ＤＵＴ３にＩＣをセットあるい
は排出するためのハンドラである。
合のテスト装置の一構成例を示す図、第４図は上記並列
測定における各ＤＵＴでのテスト処理の流れを示す図で
ある９図において、１は第１〜第５のテスト項目ＴＥＳ
ＴＩ〜５についてＩＣの良、不良判定を行うとともに、
各部に制御信号を出力するテスタ、２はテストステーシ
ョンで、該テストステーション２にはＩＣを装着するた
めの複数のＤＵＴ３．つまり第１のＤＵＴ、〜第ＮのＤ
ＵＴＮ３が配列されている。また４は上記テスタ１から
の制御信号により上記各ＤＵＴ３にＩＣをセットあるい
は排出するためのハンドラである。
次に動作について説明する。
第３図において測定時、まず上記テスタ１はハンドラ４
に対しステーション２上の各ＤＵＴ３にＩＣをセットす
る信号を送る。
に対しステーション２上の各ＤＵＴ３にＩＣをセットす
る信号を送る。
次にハンドラ４は各ＤＵＴ３にＩＣをセットし、続いて
テスタ１は各ＤＵＴ３のＩＣに対し上記各テスト項目Ｔ
ＥＳＴＩ〜５についてテストを行う（ＳＴＡＲＴｌ）。
テスタ１は各ＤＵＴ３のＩＣに対し上記各テスト項目Ｔ
ＥＳＴＩ〜５についてテストを行う（ＳＴＡＲＴｌ）。
ここで第４図のように、例えば第ＮのＤＵＴＮ３のＩＣ
が第１のテスト項目ＴＥＳＴＩで、また第１のＤＵＴ、
３のＩＣが第２のテスト項目ＴＥＳＴ２で不良と判定さ
れると、上記各ＤＵＴ、及びＤＵＴ、でのテストはその
時点で終了する（ＥＮＤＩ）。
が第１のテスト項目ＴＥＳＴＩで、また第１のＤＵＴ、
３のＩＣが第２のテスト項目ＴＥＳＴ２で不良と判定さ
れると、上記各ＤＵＴ、及びＤＵＴ、でのテストはその
時点で終了する（ＥＮＤＩ）。
そして全ＤＵＴ３のテストが終わると、テスタ１はハン
ドラ４に対し各ＤＵＴ３のＩＣをハンドラ４に送り込む
信号を出すとともに、次のＩＣをセットする信号を送る
。これによりハンドラ４は全ＤＵＴ３についてテスト済
ＩＣの排出と、新たな未測定ＩＣのセットとを行う。
ドラ４に対し各ＤＵＴ３のＩＣをハンドラ４に送り込む
信号を出すとともに、次のＩＣをセットする信号を送る
。これによりハンドラ４は全ＤＵＴ３についてテスト済
ＩＣの排出と、新たな未測定ＩＣのセットとを行う。
その後テスタ１は各ＤＵＴ３のＩＣに対し第４図の５Ｔ
ＡＲＴ２から上記各テスト項目ＴＥＳ７１〜５について
テストを行う。
ＡＲＴ２から上記各テスト項目ＴＥＳ７１〜５について
テストを行う。
なお上述のようなＩＣの並列測定及び良否判定動作は上
記ハンドラ４からテスタ１へテスト要求信号がでるごと
に繰り返し行われる。
記ハンドラ４からテスタ１へテスト要求信号がでるごと
に繰り返し行われる。
従来の半導体試験方法によるＩＣの並列測定及び良否判
定は、以上のように行われているので、すべてのテスト
項目についての測定が完了するまでのテスト途中で、特
定のＤＵＴのＩＣが不良と判定された場合、他のＤＵＴ
が１個でもテスト続行中であれば、該不良ＩＣの特定Ｄ
ＵＴでは待ち時間が生ずることとなる。つまりＩＣ不良
と判定された特定ＤＵＴでは他のすべてのＤＵＴでのテ
ストが終了するまでテストが行われない状態になるとい
う問題があった。
定は、以上のように行われているので、すべてのテスト
項目についての測定が完了するまでのテスト途中で、特
定のＤＵＴのＩＣが不良と判定された場合、他のＤＵＴ
が１個でもテスト続行中であれば、該不良ＩＣの特定Ｄ
ＵＴでは待ち時間が生ずることとなる。つまりＩＣ不良
と判定された特定ＤＵＴでは他のすべてのＤＵＴでのテ
ストが終了するまでテストが行われない状態になるとい
う問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＩＣの不良判定がなされた特定ＤＵＴで全Ｄ
ＵＴのテスト終了までの待ち時間を生じないＩＣの並列
測定テストを実現できる半導体試験方法を得ることを目
的とする。
たもので、ＩＣの不良判定がなされた特定ＤＵＴで全Ｄ
ＵＴのテスト終了までの待ち時間を生じないＩＣの並列
測定テストを実現できる半導体試験方法を得ることを目
的とする。
［課題を解決するための手段］
この発明に係る半導体試験方法は、複数のテスト項目の
うち特定のテスト項目についてＩＣが不良と判定された
とき、被測定ＩＣがセットされているＤＵＴのうち、該
不良ＩＣがセットされている特定ＤＵＴでは該不良ＩＣ
に代えて未測定ＩＣをセットし、上記特定ＤＵＴにセッ
トされた未測定ＩＣの試験は上記特定テスト項目の次の
テスト項目から他のＤＵＴの未測定ＩＣとともに一斉に
行い、またそれぞれのＤＵＴでの測定法ＩＣと未測定Ｉ
Ｃとの通常の取り替えはテスト項目が一巡した後行うよ
うにしたものである。
うち特定のテスト項目についてＩＣが不良と判定された
とき、被測定ＩＣがセットされているＤＵＴのうち、該
不良ＩＣがセットされている特定ＤＵＴでは該不良ＩＣ
に代えて未測定ＩＣをセットし、上記特定ＤＵＴにセッ
トされた未測定ＩＣの試験は上記特定テスト項目の次の
テスト項目から他のＤＵＴの未測定ＩＣとともに一斉に
行い、またそれぞれのＤＵＴでの測定法ＩＣと未測定Ｉ
Ｃとの通常の取り替えはテスト項目が一巡した後行うよ
うにしたものである。
この発明においては、特定のテスト項目についてＩＣが
不良と判定されたとき、該不良ＩＣがセットされている
特定ＤＵＴでは該不良ＩＣに代えて未測定ＩＣをセット
し、上記特定ＤＵＴにセ・ノドされた未測定ＩＣの試験
は上記特定テスト項目の次のテスト項目から他のＤＵＴ
の未測定ＩＣとともに一斉に行うようにしたから、ＩＣ
が不良と判定された特定のＤＵＴではＩＣの試験が終了
しなくても、つまりテスト項目が一巡しなくてもＩＣが
交換され、次のテスト項目からテストが開始されること
となる。このためＩＣの不良判定がなされたＤＵＴでの
待ち時間、つまり他のすべてのＤＵＴでのテストが終了
するまでの待ち時間をなくすことができる。
不良と判定されたとき、該不良ＩＣがセットされている
特定ＤＵＴでは該不良ＩＣに代えて未測定ＩＣをセット
し、上記特定ＤＵＴにセ・ノドされた未測定ＩＣの試験
は上記特定テスト項目の次のテスト項目から他のＤＵＴ
の未測定ＩＣとともに一斉に行うようにしたから、ＩＣ
が不良と判定された特定のＤＵＴではＩＣの試験が終了
しなくても、つまりテスト項目が一巡しなくてもＩＣが
交換され、次のテスト項目からテストが開始されること
となる。このためＩＣの不良判定がなされたＤＵＴでの
待ち時間、つまり他のすべてのＤＵＴでのテストが終了
するまでの待ち時間をなくすことができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体試験方法によ
りＩＣの並列測定を行う場合のテスト装置の構成を示す
図であり、図において、第３図と同一符号は同一または
相当部分を示し、１はテスタ、２はテストステーシゴン
、３はＤＵＴ、４はテスタ１からの制御信号によりＤＵ
Ｔ３にＩＣをセット、排出するためのハンドラである。
りＩＣの並列測定を行う場合のテスト装置の構成を示す
図であり、図において、第３図と同一符号は同一または
相当部分を示し、１はテスタ、２はテストステーシゴン
、３はＤＵＴ、４はテスタ１からの制御信号によりＤＵ
Ｔ３にＩＣをセット、排出するためのハンドラである。
また、５はテスタ１からの艮／不良信号を受け、不良判
定がなされた特定ＤＵＴでのＩＣの排出及びセットを行
うための制御信号をハンドラ４に対し出力するとともに
、上記不良判定がなされたテスト項目等の番号情報を出
力するＣＰＵである。
定がなされた特定ＤＵＴでのＩＣの排出及びセットを行
うための制御信号をハンドラ４に対し出力するとともに
、上記不良判定がなされたテスト項目等の番号情報を出
力するＣＰＵである。
６は各ＤＵＴ３についてのテストスタート時のテスト項
目の番号（以下テスト番号という）を記憶するための記
憶装置である。
目の番号（以下テスト番号という）を記憶するための記
憶装置である。
また第２図はこの発明の一実施例によるＩＣの並列測定
テストにおけるテスト処理の流れを示す図であり、以下
動作について説明する。
テストにおけるテスト処理の流れを示す図であり、以下
動作について説明する。
測定時、テスタ１はＣＰＵ５に対しテストスタートの信
号を送り、該ＣＰＵ５は記憶装置６にその時のテスト番
号を書き込むと同時にハンドラ４に対しステーション２
上の各ＤＵＴ３にＩＣをセットする信号を送る。
号を送り、該ＣＰＵ５は記憶装置６にその時のテスト番
号を書き込むと同時にハンドラ４に対しステーション２
上の各ＤＵＴ３にＩＣをセットする信号を送る。
次にハンドラ４は各ＤＵＴ３にＩＣをセットし、テスタ
１は各ＤＵＴ３に対し上記各テスト項目下ＥＳ７１〜５
についてテストを行う。
１は各ＤＵＴ３に対し上記各テスト項目下ＥＳ７１〜５
についてテストを行う。
この時第２図のように、例えば第１のＤＵＴ。
のＩＣがテスト項目ＴＥＳＴ２で不良と判定されると、
ＣＰＵ５はハンドラ４に不良ＩＣと次のＩＣを入れ替え
るよう信号を送る。そして該ＤＵＴ。
ＣＰＵ５はハンドラ４に不良ＩＣと次のＩＣを入れ替え
るよう信号を送る。そして該ＤＵＴ。
に次のＩＣがセットされると、ＣＰＵ５はその時のテス
ト番号を記憶装置６に書き込み、次のテスト番号のテス
ト項目ＴＥＳＴ３からテストをスタートする。
ト番号を記憶装置６に書き込み、次のテスト番号のテス
ト項目ＴＥＳＴ３からテストをスタートする。
また第２のＤＵＴ、のようにＩＣが良品であれば記憶装
置６の該ＤＵＴ、に対する記憶テスト番号に基づき、テ
スト項目が一巡した時点で次のＩＣと入れ替える。なお
、上記第１〜第５のテスト項目に対する一連のテスト処
理はハンドラ４からＣＰＵ５に対してテスト要求信号が
出るごとに繰り返される。
置６の該ＤＵＴ、に対する記憶テスト番号に基づき、テ
スト項目が一巡した時点で次のＩＣと入れ替える。なお
、上記第１〜第５のテスト項目に対する一連のテスト処
理はハンドラ４からＣＰＵ５に対してテスト要求信号が
出るごとに繰り返される。
またさらにＤＵＴ、では最初にセットしたＩＣが第１の
テスト項目ＴＥＳＴＩで、また次にセントしたＩＣが第
３のテスト項目ＴＥＳＴ３で、さらに次のＩＣが第５の
テスト項目ＴＥＳＴ５でそれぞれ不良と判定され、それ
ぞれ未測定のＩＣとの取り替えが行われている。
テスト項目ＴＥＳＴＩで、また次にセントしたＩＣが第
３のテスト項目ＴＥＳＴ３で、さらに次のＩＣが第５の
テスト項目ＴＥＳＴ５でそれぞれ不良と判定され、それ
ぞれ未測定のＩＣとの取り替えが行われている。
このように本実施例では、例えばＤＵＴ＋で第２のテス
ト項目ＴＥＳＴ２についてＩＣが不良と判定されたとき
、該特定ＤＵＴ、では該不良ＩＣに代えて未測定ＩＣを
セットし、上記特定ＤＵＴ。
ト項目ＴＥＳＴ２についてＩＣが不良と判定されたとき
、該特定ＤＵＴ、では該不良ＩＣに代えて未測定ＩＣを
セットし、上記特定ＤＵＴ。
にセットした未測定ＩＣの試験は上記特定テスト項目Ｔ
ＥＳＴ２の次のテスト項目ＴＥＳＴ３から他のＤＵＴの
未測定ＩＣとともに一斉に行うようにしたので、ＩＣが
不良と判定されたＤＵＴ、ではＩＣの試験が終了しなく
ても、つまりテスト項目が一巡しなくてもＩＣが交換さ
れ、次のテスト項目からテストが開始されることとなる
。このためＩＣの不良判定がなされたＤＵＴ、での待ち
時間、つまり他のすべてのＤＵＴでのテストが終了する
までの待ち時間をなくすことができる。
ＥＳＴ２の次のテスト項目ＴＥＳＴ３から他のＤＵＴの
未測定ＩＣとともに一斉に行うようにしたので、ＩＣが
不良と判定されたＤＵＴ、ではＩＣの試験が終了しなく
ても、つまりテスト項目が一巡しなくてもＩＣが交換さ
れ、次のテスト項目からテストが開始されることとなる
。このためＩＣの不良判定がなされたＤＵＴ、での待ち
時間、つまり他のすべてのＤＵＴでのテストが終了する
までの待ち時間をなくすことができる。
なお、上記実施例ではテストスタート前に各ＩＣのビン
とそのＤＵＴのテスタ接触子とが正常に接触しているか
否かのテストを行っていない場合について説明したが、
この接触状態のテストは上記ＩＣのテスト前に行うよう
にしてもよい。
とそのＤＵＴのテスタ接触子とが正常に接触しているか
否かのテストを行っていない場合について説明したが、
この接触状態のテストは上記ＩＣのテスト前に行うよう
にしてもよい。
以上のように本発明に係る半導体試験方法によれば、複
数のテスト項目のうち特定のテスト項目について【Ｃが
不良と判定されたとき、該不良ＩＣがセットされている
特定ＤＵＴでは該不良ＩＣに代えて未測定ＩＣをセット
し、上記特定ＤＵＴにセントされた未測定ＩＣの試験は
上記特定テスト項目の次のテスト項目から他のＤＵＴの
未測定ＩＣとともに一斉に行い、またそれぞれのＯＵＴ
での測定済ＩＣと未測定ＩＣとの通常の取り替えは、テ
スト項目が一巡した後に行うようにしたので、ＩＣの不
良判定がなされたＤＵＴでＩＣのテスト処理の待ち時間
が生じないＩＣの並列測定テストを実現できる効果があ
る。
数のテスト項目のうち特定のテスト項目について【Ｃが
不良と判定されたとき、該不良ＩＣがセットされている
特定ＤＵＴでは該不良ＩＣに代えて未測定ＩＣをセット
し、上記特定ＤＵＴにセントされた未測定ＩＣの試験は
上記特定テスト項目の次のテスト項目から他のＤＵＴの
未測定ＩＣとともに一斉に行い、またそれぞれのＯＵＴ
での測定済ＩＣと未測定ＩＣとの通常の取り替えは、テ
スト項目が一巡した後に行うようにしたので、ＩＣの不
良判定がなされたＤＵＴでＩＣのテスト処理の待ち時間
が生じないＩＣの並列測定テストを実現できる効果があ
る。
第１図は本発明の一実施例による半導体試験方法により
行われるＩＣの並列測定テストを説明するための図、第
２図は該並列測定テストにおける各ＤＵＴのテスト処理
の流れを示す図、第３図は従来の半導体試験方法により
行われるｒＣの並列測定テストを説明するための図、第
４図は該並列測定テストにおける各ＤＵＴのテスト処理
の流れを示す図である。 図において、１はテスタ、２はテストステーション、３
はＤＵＴ、４はハンドラ、５はＣＰＵ、６は記憶装置、
ＴＥＳＴ１〜３．５は特定テスト項目である。 なお図中同一符号は同−又は相当部分を示す。
行われるＩＣの並列測定テストを説明するための図、第
２図は該並列測定テストにおける各ＤＵＴのテスト処理
の流れを示す図、第３図は従来の半導体試験方法により
行われるｒＣの並列測定テストを説明するための図、第
４図は該並列測定テストにおける各ＤＵＴのテスト処理
の流れを示す図である。 図において、１はテスタ、２はテストステーション、３
はＤＵＴ、４はハンドラ、５はＣＰＵ、６は記憶装置、
ＴＥＳＴ１〜３．５は特定テスト項目である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）テストステーションの、被測定ＩＣとテスターと
を接続するための複数のＤＵＴにＩＣをセットし、複数
のテスト項目について順次全ＤＵＴ一斉にＩＣの並列測
定及びその良、不良判定を行ってＩＣの試験を行い、上
記テスト項目が一巡した後測定済ＩＣを未測定ＩＣに取
り替える半導体試験方法において、 上記テスト項目のうち特定項目についてＩＣが不良と判
定されたとき、該不良ＩＣがセットされている特定ＤＵ
Ｔでは該不良ＩＣに代えて未測定ＩＣをセットし、 上記特定ＤＵＴにセットされた未測定ＩＣの試験は上記
特定テスト項目の次のテスト項目から開始するようにし
たことを特徴とする半導体試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318122A JPH03179278A (ja) | 1989-12-06 | 1989-12-06 | 半導体試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318122A JPH03179278A (ja) | 1989-12-06 | 1989-12-06 | 半導体試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03179278A true JPH03179278A (ja) | 1991-08-05 |
Family
ID=18095745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318122A Pending JPH03179278A (ja) | 1989-12-06 | 1989-12-06 | 半導体試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03179278A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001311766A (ja) * | 2000-04-28 | 2001-11-09 | Advantest Corp | 半導体デバイス試験装置及び試験方法 |
-
1989
- 1989-12-06 JP JP1318122A patent/JPH03179278A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001311766A (ja) * | 2000-04-28 | 2001-11-09 | Advantest Corp | 半導体デバイス試験装置及び試験方法 |
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