JPH03179278A - 半導体試験方法 - Google Patents
半導体試験方法Info
- Publication number
- JPH03179278A JPH03179278A JP1318122A JP31812289A JPH03179278A JP H03179278 A JPH03179278 A JP H03179278A JP 1318122 A JP1318122 A JP 1318122A JP 31812289 A JP31812289 A JP 31812289A JP H03179278 A JPH03179278 A JP H03179278A
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Links
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 5
- 230000002950 deficient Effects 0.000 claims description 33
- 238000005259 measurement Methods 0.000 claims description 16
- 101100117775 Arabidopsis thaliana DUT gene Proteins 0.000 abstract 2
- 101150091805 DUT1 gene Proteins 0.000 abstract 2
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- 102100024405 GPI-linked NAD(P)(+)-arginine ADP-ribosyltransferase 1 Human genes 0.000 description 1
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体試験方法に関し、特に複数のICをテ
ストステーションの各DUTに装着し、ICの並列測定
及び良否判定を行う方法における、ICが不良と判定さ
れたOUTでの待ち時間をなくすための改良に関するも
のである。
ストステーションの各DUTに装着し、ICの並列測定
及び良否判定を行う方法における、ICが不良と判定さ
れたOUTでの待ち時間をなくすための改良に関するも
のである。
第3図は従来の半導体試験方法により並列測定を行う場
合のテスト装置の一構成例を示す図、第4図は上記並列
測定における各DUTでのテスト処理の流れを示す図で
ある9図において、1は第1〜第5のテスト項目TES
TI〜5についてICの良、不良判定を行うとともに、
各部に制御信号を出力するテスタ、2はテストステーシ
ョンで、該テストステーション2にはICを装着するた
めの複数のDUT3.つまり第1のDUT、〜第NのD
UTN3が配列されている。また4は上記テスタ1から
の制御信号により上記各DUT3にICをセットあるい
は排出するためのハンドラである。
合のテスト装置の一構成例を示す図、第4図は上記並列
測定における各DUTでのテスト処理の流れを示す図で
ある9図において、1は第1〜第5のテスト項目TES
TI〜5についてICの良、不良判定を行うとともに、
各部に制御信号を出力するテスタ、2はテストステーシ
ョンで、該テストステーション2にはICを装着するた
めの複数のDUT3.つまり第1のDUT、〜第NのD
UTN3が配列されている。また4は上記テスタ1から
の制御信号により上記各DUT3にICをセットあるい
は排出するためのハンドラである。
次に動作について説明する。
第3図において測定時、まず上記テスタ1はハンドラ4
に対しステーション2上の各DUT3にICをセットす
る信号を送る。
に対しステーション2上の各DUT3にICをセットす
る信号を送る。
次にハンドラ4は各DUT3にICをセットし、続いて
テスタ1は各DUT3のICに対し上記各テスト項目T
ESTI〜5についてテストを行う(STARTl)。
テスタ1は各DUT3のICに対し上記各テスト項目T
ESTI〜5についてテストを行う(STARTl)。
ここで第4図のように、例えば第NのDUTN3のIC
が第1のテスト項目TESTIで、また第1のDUT、
3のICが第2のテスト項目TEST2で不良と判定さ
れると、上記各DUT、及びDUT、でのテストはその
時点で終了する(ENDI)。
が第1のテスト項目TESTIで、また第1のDUT、
3のICが第2のテスト項目TEST2で不良と判定さ
れると、上記各DUT、及びDUT、でのテストはその
時点で終了する(ENDI)。
そして全DUT3のテストが終わると、テスタ1はハン
ドラ4に対し各DUT3のICをハンドラ4に送り込む
信号を出すとともに、次のICをセットする信号を送る
。これによりハンドラ4は全DUT3についてテスト済
ICの排出と、新たな未測定ICのセットとを行う。
ドラ4に対し各DUT3のICをハンドラ4に送り込む
信号を出すとともに、次のICをセットする信号を送る
。これによりハンドラ4は全DUT3についてテスト済
ICの排出と、新たな未測定ICのセットとを行う。
その後テスタ1は各DUT3のICに対し第4図の5T
ART2から上記各テスト項目TES71〜5について
テストを行う。
ART2から上記各テスト項目TES71〜5について
テストを行う。
なお上述のようなICの並列測定及び良否判定動作は上
記ハンドラ4からテスタ1へテスト要求信号がでるごと
に繰り返し行われる。
記ハンドラ4からテスタ1へテスト要求信号がでるごと
に繰り返し行われる。
従来の半導体試験方法によるICの並列測定及び良否判
定は、以上のように行われているので、すべてのテスト
項目についての測定が完了するまでのテスト途中で、特
定のDUTのICが不良と判定された場合、他のDUT
が1個でもテスト続行中であれば、該不良ICの特定D
UTでは待ち時間が生ずることとなる。つまりIC不良
と判定された特定DUTでは他のすべてのDUTでのテ
ストが終了するまでテストが行われない状態になるとい
う問題があった。
定は、以上のように行われているので、すべてのテスト
項目についての測定が完了するまでのテスト途中で、特
定のDUTのICが不良と判定された場合、他のDUT
が1個でもテスト続行中であれば、該不良ICの特定D
UTでは待ち時間が生ずることとなる。つまりIC不良
と判定された特定DUTでは他のすべてのDUTでのテ
ストが終了するまでテストが行われない状態になるとい
う問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ICの不良判定がなされた特定DUTで全D
UTのテスト終了までの待ち時間を生じないICの並列
測定テストを実現できる半導体試験方法を得ることを目
的とする。
たもので、ICの不良判定がなされた特定DUTで全D
UTのテスト終了までの待ち時間を生じないICの並列
測定テストを実現できる半導体試験方法を得ることを目
的とする。
[課題を解決するための手段]
この発明に係る半導体試験方法は、複数のテスト項目の
うち特定のテスト項目についてICが不良と判定された
とき、被測定ICがセットされているDUTのうち、該
不良ICがセットされている特定DUTでは該不良IC
に代えて未測定ICをセットし、上記特定DUTにセッ
トされた未測定ICの試験は上記特定テスト項目の次の
テスト項目から他のDUTの未測定ICとともに一斉に
行い、またそれぞれのDUTでの測定法ICと未測定I
Cとの通常の取り替えはテスト項目が一巡した後行うよ
うにしたものである。
うち特定のテスト項目についてICが不良と判定された
とき、被測定ICがセットされているDUTのうち、該
不良ICがセットされている特定DUTでは該不良IC
に代えて未測定ICをセットし、上記特定DUTにセッ
トされた未測定ICの試験は上記特定テスト項目の次の
テスト項目から他のDUTの未測定ICとともに一斉に
行い、またそれぞれのDUTでの測定法ICと未測定I
Cとの通常の取り替えはテスト項目が一巡した後行うよ
うにしたものである。
この発明においては、特定のテスト項目についてICが
不良と判定されたとき、該不良ICがセットされている
特定DUTでは該不良ICに代えて未測定ICをセット
し、上記特定DUTにセ・ノドされた未測定ICの試験
は上記特定テスト項目の次のテスト項目から他のDUT
の未測定ICとともに一斉に行うようにしたから、IC
が不良と判定された特定のDUTではICの試験が終了
しなくても、つまりテスト項目が一巡しなくてもICが
交換され、次のテスト項目からテストが開始されること
となる。このためICの不良判定がなされたDUTでの
待ち時間、つまり他のすべてのDUTでのテストが終了
するまでの待ち時間をなくすことができる。
不良と判定されたとき、該不良ICがセットされている
特定DUTでは該不良ICに代えて未測定ICをセット
し、上記特定DUTにセ・ノドされた未測定ICの試験
は上記特定テスト項目の次のテスト項目から他のDUT
の未測定ICとともに一斉に行うようにしたから、IC
が不良と判定された特定のDUTではICの試験が終了
しなくても、つまりテスト項目が一巡しなくてもICが
交換され、次のテスト項目からテストが開始されること
となる。このためICの不良判定がなされたDUTでの
待ち時間、つまり他のすべてのDUTでのテストが終了
するまでの待ち時間をなくすことができる。
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例による半導体試験方法によ
りICの並列測定を行う場合のテスト装置の構成を示す
図であり、図において、第3図と同一符号は同一または
相当部分を示し、1はテスタ、2はテストステーシゴン
、3はDUT、4はテスタ1からの制御信号によりDU
T3にICをセット、排出するためのハンドラである。
りICの並列測定を行う場合のテスト装置の構成を示す
図であり、図において、第3図と同一符号は同一または
相当部分を示し、1はテスタ、2はテストステーシゴン
、3はDUT、4はテスタ1からの制御信号によりDU
T3にICをセット、排出するためのハンドラである。
また、5はテスタ1からの艮/不良信号を受け、不良判
定がなされた特定DUTでのICの排出及びセットを行
うための制御信号をハンドラ4に対し出力するとともに
、上記不良判定がなされたテスト項目等の番号情報を出
力するCPUである。
定がなされた特定DUTでのICの排出及びセットを行
うための制御信号をハンドラ4に対し出力するとともに
、上記不良判定がなされたテスト項目等の番号情報を出
力するCPUである。
6は各DUT3についてのテストスタート時のテスト項
目の番号(以下テスト番号という)を記憶するための記
憶装置である。
目の番号(以下テスト番号という)を記憶するための記
憶装置である。
また第2図はこの発明の一実施例によるICの並列測定
テストにおけるテスト処理の流れを示す図であり、以下
動作について説明する。
テストにおけるテスト処理の流れを示す図であり、以下
動作について説明する。
測定時、テスタ1はCPU5に対しテストスタートの信
号を送り、該CPU5は記憶装置6にその時のテスト番
号を書き込むと同時にハンドラ4に対しステーション2
上の各DUT3にICをセットする信号を送る。
号を送り、該CPU5は記憶装置6にその時のテスト番
号を書き込むと同時にハンドラ4に対しステーション2
上の各DUT3にICをセットする信号を送る。
次にハンドラ4は各DUT3にICをセットし、テスタ
1は各DUT3に対し上記各テスト項目下ES71〜5
についてテストを行う。
1は各DUT3に対し上記各テスト項目下ES71〜5
についてテストを行う。
この時第2図のように、例えば第1のDUT。
のICがテスト項目TEST2で不良と判定されると、
CPU5はハンドラ4に不良ICと次のICを入れ替え
るよう信号を送る。そして該DUT。
CPU5はハンドラ4に不良ICと次のICを入れ替え
るよう信号を送る。そして該DUT。
に次のICがセットされると、CPU5はその時のテス
ト番号を記憶装置6に書き込み、次のテスト番号のテス
ト項目TEST3からテストをスタートする。
ト番号を記憶装置6に書き込み、次のテスト番号のテス
ト項目TEST3からテストをスタートする。
また第2のDUT、のようにICが良品であれば記憶装
置6の該DUT、に対する記憶テスト番号に基づき、テ
スト項目が一巡した時点で次のICと入れ替える。なお
、上記第1〜第5のテスト項目に対する一連のテスト処
理はハンドラ4からCPU5に対してテスト要求信号が
出るごとに繰り返される。
置6の該DUT、に対する記憶テスト番号に基づき、テ
スト項目が一巡した時点で次のICと入れ替える。なお
、上記第1〜第5のテスト項目に対する一連のテスト処
理はハンドラ4からCPU5に対してテスト要求信号が
出るごとに繰り返される。
またさらにDUT、では最初にセットしたICが第1の
テスト項目TESTIで、また次にセントしたICが第
3のテスト項目TEST3で、さらに次のICが第5の
テスト項目TEST5でそれぞれ不良と判定され、それ
ぞれ未測定のICとの取り替えが行われている。
テスト項目TESTIで、また次にセントしたICが第
3のテスト項目TEST3で、さらに次のICが第5の
テスト項目TEST5でそれぞれ不良と判定され、それ
ぞれ未測定のICとの取り替えが行われている。
このように本実施例では、例えばDUT+で第2のテス
ト項目TEST2についてICが不良と判定されたとき
、該特定DUT、では該不良ICに代えて未測定ICを
セットし、上記特定DUT。
ト項目TEST2についてICが不良と判定されたとき
、該特定DUT、では該不良ICに代えて未測定ICを
セットし、上記特定DUT。
にセットした未測定ICの試験は上記特定テスト項目T
EST2の次のテスト項目TEST3から他のDUTの
未測定ICとともに一斉に行うようにしたので、ICが
不良と判定されたDUT、ではICの試験が終了しなく
ても、つまりテスト項目が一巡しなくてもICが交換さ
れ、次のテスト項目からテストが開始されることとなる
。このためICの不良判定がなされたDUT、での待ち
時間、つまり他のすべてのDUTでのテストが終了する
までの待ち時間をなくすことができる。
EST2の次のテスト項目TEST3から他のDUTの
未測定ICとともに一斉に行うようにしたので、ICが
不良と判定されたDUT、ではICの試験が終了しなく
ても、つまりテスト項目が一巡しなくてもICが交換さ
れ、次のテスト項目からテストが開始されることとなる
。このためICの不良判定がなされたDUT、での待ち
時間、つまり他のすべてのDUTでのテストが終了する
までの待ち時間をなくすことができる。
なお、上記実施例ではテストスタート前に各ICのビン
とそのDUTのテスタ接触子とが正常に接触しているか
否かのテストを行っていない場合について説明したが、
この接触状態のテストは上記ICのテスト前に行うよう
にしてもよい。
とそのDUTのテスタ接触子とが正常に接触しているか
否かのテストを行っていない場合について説明したが、
この接触状態のテストは上記ICのテスト前に行うよう
にしてもよい。
以上のように本発明に係る半導体試験方法によれば、複
数のテスト項目のうち特定のテスト項目について【Cが
不良と判定されたとき、該不良ICがセットされている
特定DUTでは該不良ICに代えて未測定ICをセット
し、上記特定DUTにセントされた未測定ICの試験は
上記特定テスト項目の次のテスト項目から他のDUTの
未測定ICとともに一斉に行い、またそれぞれのOUT
での測定済ICと未測定ICとの通常の取り替えは、テ
スト項目が一巡した後に行うようにしたので、ICの不
良判定がなされたDUTでICのテスト処理の待ち時間
が生じないICの並列測定テストを実現できる効果があ
る。
数のテスト項目のうち特定のテスト項目について【Cが
不良と判定されたとき、該不良ICがセットされている
特定DUTでは該不良ICに代えて未測定ICをセット
し、上記特定DUTにセントされた未測定ICの試験は
上記特定テスト項目の次のテスト項目から他のDUTの
未測定ICとともに一斉に行い、またそれぞれのOUT
での測定済ICと未測定ICとの通常の取り替えは、テ
スト項目が一巡した後に行うようにしたので、ICの不
良判定がなされたDUTでICのテスト処理の待ち時間
が生じないICの並列測定テストを実現できる効果があ
る。
第1図は本発明の一実施例による半導体試験方法により
行われるICの並列測定テストを説明するための図、第
2図は該並列測定テストにおける各DUTのテスト処理
の流れを示す図、第3図は従来の半導体試験方法により
行われるrCの並列測定テストを説明するための図、第
4図は該並列測定テストにおける各DUTのテスト処理
の流れを示す図である。 図において、1はテスタ、2はテストステーション、3
はDUT、4はハンドラ、5はCPU、6は記憶装置、
TEST1〜3.5は特定テスト項目である。 なお図中同一符号は同−又は相当部分を示す。
行われるICの並列測定テストを説明するための図、第
2図は該並列測定テストにおける各DUTのテスト処理
の流れを示す図、第3図は従来の半導体試験方法により
行われるrCの並列測定テストを説明するための図、第
4図は該並列測定テストにおける各DUTのテスト処理
の流れを示す図である。 図において、1はテスタ、2はテストステーション、3
はDUT、4はハンドラ、5はCPU、6は記憶装置、
TEST1〜3.5は特定テスト項目である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)テストステーションの、被測定ICとテスターと
を接続するための複数のDUTにICをセットし、複数
のテスト項目について順次全DUT一斉にICの並列測
定及びその良、不良判定を行ってICの試験を行い、上
記テスト項目が一巡した後測定済ICを未測定ICに取
り替える半導体試験方法において、 上記テスト項目のうち特定項目についてICが不良と判
定されたとき、該不良ICがセットされている特定DU
Tでは該不良ICに代えて未測定ICをセットし、 上記特定DUTにセットされた未測定ICの試験は上記
特定テスト項目の次のテスト項目から開始するようにし
たことを特徴とする半導体試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1318122A JPH03179278A (ja) | 1989-12-06 | 1989-12-06 | 半導体試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1318122A JPH03179278A (ja) | 1989-12-06 | 1989-12-06 | 半導体試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03179278A true JPH03179278A (ja) | 1991-08-05 |
Family
ID=18095745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1318122A Pending JPH03179278A (ja) | 1989-12-06 | 1989-12-06 | 半導体試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03179278A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001311766A (ja) * | 2000-04-28 | 2001-11-09 | Advantest Corp | 半導体デバイス試験装置及び試験方法 |
-
1989
- 1989-12-06 JP JP1318122A patent/JPH03179278A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001311766A (ja) * | 2000-04-28 | 2001-11-09 | Advantest Corp | 半導体デバイス試験装置及び試験方法 |
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