JP2864023B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2864023B2 JP2864023B2 JP13655689A JP13655689A JP2864023B2 JP 2864023 B2 JP2864023 B2 JP 2864023B2 JP 13655689 A JP13655689 A JP 13655689A JP 13655689 A JP13655689 A JP 13655689A JP 2864023 B2 JP2864023 B2 JP 2864023B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどに用いられている半導
体装置の製造方法に関する。
体装置の製造方法に関する。
この発明は、少なくとも２つのゲート電極を電気的に
直列に接続したドュアルゲート構造の半導体装置の製造
方法において、段差のある一方のゲート電極用の薄膜に
斜めのイオン注入することにより部分的に濃度の異なる
領域を形成し、その薄膜をエッチバックすることにより
濃度の異なる領域を部分的に残してドュアルゲート電極
の各々のゲート長を精度良く加工するようにしたもので
ある。
直列に接続したドュアルゲート構造の半導体装置の製造
方法において、段差のある一方のゲート電極用の薄膜に
斜めのイオン注入することにより部分的に濃度の異なる
領域を形成し、その薄膜をエッチバックすることにより
濃度の異なる領域を部分的に残してドュアルゲート電極
の各々のゲート長を精度良く加工するようにしたもので
ある。
従来、第２図に示すように、２つ以上のゲート電極を
電気的に接続した電界効果型MOS（Metal-Oxide-Semicon
ductor）トランジスタの製造方法は、Ｐ型半導体基板１
の上にゲート絶縁膜12を介して浮遊ゲート電極13及び制
御ゲート電極14を同一マスクを用いて加工した後に、選
択ゲート絶縁膜17を介して選択ゲート電極を他のマスク
を用いて加工し、選択ゲート電極18と、浮遊ゲート電極
13に対してそれぞれ自己整合的にN+形のソース領域19と
ドレイン領域11を形成する製造方法が知られている。
電気的に接続した電界効果型MOS（Metal-Oxide-Semicon
ductor）トランジスタの製造方法は、Ｐ型半導体基板１
の上にゲート絶縁膜12を介して浮遊ゲート電極13及び制
御ゲート電極14を同一マスクを用いて加工した後に、選
択ゲート絶縁膜17を介して選択ゲート電極を他のマスク
を用いて加工し、選択ゲート電極18と、浮遊ゲート電極
13に対してそれぞれ自己整合的にN+形のソース領域19と
ドレイン領域11を形成する製造方法が知られている。
しかし、従来の半導体装置の製造方法においては、浮
遊ゲート電極13と選択ゲート電極18とが自己整合的に加
工されていないために、トランジスタを縮小するとバラ
ツキが大きくなるという欠点があった。
遊ゲート電極13と選択ゲート電極18とが自己整合的に加
工されていないために、トランジスタを縮小するとバラ
ツキが大きくなるという欠点があった。
そこで、この発明は従来のこのような欠点を解決する
ために、選択ゲート電極18及び浮遊ゲート電極13を縮小
してもトランジスタのバラツキが大きくならない微細化
及び高集積化に適した半導体装置の製造方法を目的とし
ている。
ために、選択ゲート電極18及び浮遊ゲート電極13を縮小
してもトランジスタのバラツキが大きくならない微細化
及び高集積化に適した半導体装置の製造方法を目的とし
ている。
上記課題を解決するために、この発明は浮遊ゲート電
極を加工した後に、選択ゲート電極用薄膜を形成し、不
純物を斜めイオン注入によりドーピングしてシャドー効
果により部分的に濃度の異なる領域を形成し、さらに等
方性エッチングによりエッチバックすることにより、部
分的に濃度の異なる領域を残して選択ゲート電極とする
ことにより、浮遊ゲート電極と選択ゲート電極とを自己
整合的に加工できるようにした。
極を加工した後に、選択ゲート電極用薄膜を形成し、不
純物を斜めイオン注入によりドーピングしてシャドー効
果により部分的に濃度の異なる領域を形成し、さらに等
方性エッチングによりエッチバックすることにより、部
分的に濃度の異なる領域を残して選択ゲート電極とする
ことにより、浮遊ゲート電極と選択ゲート電極とを自己
整合的に加工できるようにした。
以下に、この発明の実施例を図面に基づいて説明す
る。第１図（ａ）〜（ｅ）は、本発明の半導体装置の製
造方法を示した各工程での半導体の断面図である。Ｎ型
MOSトランジスタの場合について説明する。
る。第１図（ａ）〜（ｅ）は、本発明の半導体装置の製
造方法を示した各工程での半導体の断面図である。Ｎ型
MOSトランジスタの場合について説明する。
第１図（ａ）のように、Ｐ型シリコン基板１の表面に
第一の絶縁膜としてゲート絶縁膜用薄膜２、第一のゲー
ト電極用薄膜として浮遊ゲート電極用薄膜３、第二の絶
縁膜として制御ゲート絶縁膜用薄膜４及び第二のゲート
電極用薄膜として制御ゲート電極用薄膜５を順次形成
し、さらに第一のゲート電極としての浮遊ゲート電極3A
及び第二のゲート電極としての制御ゲート電極5Aを加工
するためのマスクとしてレジスト（感光膜）パターン６
をフォトリソグラフィー技術によりパターニングする。
例えば、ゲート絶縁膜用薄膜２としては、約100〜200Å
のシリコン酸化膜、浮遊ゲート電極用薄膜３としては、
約2000〜3000ÅのN+型多結晶シリコン膜、制御ゲート絶
縁膜用薄膜４としては、約100Åのシリコン酸化膜と約1
50Åのチッ化シリコン膜と約30Åのシリコン酸化膜との
複合絶縁膜、制御ゲート電極用薄膜５としては、約3000
ÅのN+型多結晶シリコン膜を形成する。ここで、制御ゲ
ート絶縁膜用薄膜４としては、シリコン酸化膜を用いて
もよいし、制御ゲート電極用薄膜５としては、タングス
テンのような金属、あるいはタングステンシリサイドの
ようなシリサイド膜でもよい。次に、第１図（ｂ）のよ
うに、レジストパターン６をマスクとして、異方性エッ
チングすることにより、第一のゲート電極として浮遊ゲ
ート電極3A及び第二のゲート電極として制御ゲート電極
5Aを残す。次に、第１図（ｃ）に示すように、第三のゲ
ート電極用薄膜として選択ゲート電極用薄膜８を形成
し、ヒ素の斜めイオン注入を行う。リンは拡散係数が大
きいために濃度分布を形成しにくい。ヒ素は拡散係数が
小さいので濃度分布を形成しやすい。第１図（ｃ）のよ
うに、浮遊ゲート電極3A及び制御ゲート電極5Aの加工に
より両方の膜厚に対応した段差（浮遊ゲート電極3Aの約
2000〜3000Åと制御ゲート電極5Aの約3000Åによる約60
00Åの段差）が存在する。イオン注入したヒ素が選択ゲ
ート電極用薄膜８の底部までドーピングされるようにイ
オン注入あるいは熱拡散する。基板１に対して、注入角
度θでイオン注入すると、イオン注入は方向性があるた
めに、シャドー効果により、浮遊ゲート電極3A及び制御
ゲート電極5Aの片側の側壁に次式で近似される長さL1の
ヒ素の低濃度領域が形成される。
第一の絶縁膜としてゲート絶縁膜用薄膜２、第一のゲー
ト電極用薄膜として浮遊ゲート電極用薄膜３、第二の絶
縁膜として制御ゲート絶縁膜用薄膜４及び第二のゲート
電極用薄膜として制御ゲート電極用薄膜５を順次形成
し、さらに第一のゲート電極としての浮遊ゲート電極3A
及び第二のゲート電極としての制御ゲート電極5Aを加工
するためのマスクとしてレジスト（感光膜）パターン６
をフォトリソグラフィー技術によりパターニングする。
例えば、ゲート絶縁膜用薄膜２としては、約100〜200Å
のシリコン酸化膜、浮遊ゲート電極用薄膜３としては、
約2000〜3000ÅのN+型多結晶シリコン膜、制御ゲート絶
縁膜用薄膜４としては、約100Åのシリコン酸化膜と約1
50Åのチッ化シリコン膜と約30Åのシリコン酸化膜との
複合絶縁膜、制御ゲート電極用薄膜５としては、約3000
ÅのN+型多結晶シリコン膜を形成する。ここで、制御ゲ
ート絶縁膜用薄膜４としては、シリコン酸化膜を用いて
もよいし、制御ゲート電極用薄膜５としては、タングス
テンのような金属、あるいはタングステンシリサイドの
ようなシリサイド膜でもよい。次に、第１図（ｂ）のよ
うに、レジストパターン６をマスクとして、異方性エッ
チングすることにより、第一のゲート電極として浮遊ゲ
ート電極3A及び第二のゲート電極として制御ゲート電極
5Aを残す。次に、第１図（ｃ）に示すように、第三のゲ
ート電極用薄膜として選択ゲート電極用薄膜８を形成
し、ヒ素の斜めイオン注入を行う。リンは拡散係数が大
きいために濃度分布を形成しにくい。ヒ素は拡散係数が
小さいので濃度分布を形成しやすい。第１図（ｃ）のよ
うに、浮遊ゲート電極3A及び制御ゲート電極5Aの加工に
より両方の膜厚に対応した段差（浮遊ゲート電極3Aの約
2000〜3000Åと制御ゲート電極5Aの約3000Åによる約60
00Åの段差）が存在する。イオン注入したヒ素が選択ゲ
ート電極用薄膜８の底部までドーピングされるようにイ
オン注入あるいは熱拡散する。基板１に対して、注入角
度θでイオン注入すると、イオン注入は方向性があるた
めに、シャドー効果により、浮遊ゲート電極3A及び制御
ゲート電極5Aの片側の側壁に次式で近似される長さL1の
ヒ素の低濃度領域が形成される。
L1段差×tanθ＋ts …（１） ここで、tsは選択ゲート電極用薄膜８の膜厚である。
選択ゲート電極用薄膜８としては、多結晶シリコン膜で
もよいし、金属でもよい。
選択ゲート電極用薄膜８としては、多結晶シリコン膜で
もよいし、金属でもよい。
例えば、ts＝3000Å，段差＝6000Å，θ＝７°とする
と、L13500Åのヒ素の低不純物領域8Bが形成される。
従って、選択ゲート電極用薄膜８が、多結晶シリコン膜
の場合は、ヒ素がドーピングされた領域に対してヒ素の
低濃度領域8Bは、エッチング速度が非常に遅いために、
第１図（ｄ）のように、エッチング処理により選択的に
低濃度領域8Bを残すことができる。エッチングは異方性
の小さい加工が良い。他の段差に不必要な領域を残さな
いためである。従って、第三の選択ゲート電極としての
選択ゲート電極8Aを、浮遊ゲート電極3Aに対して自己整
合的に加工できる。ヒ素のドーピング前の選択ゲート電
極用薄膜８として、P+型の多結晶シリコン膜を用いても
同様に加工できる。また、その選択ゲート電極7Aの長さ
は、（１）式に従って制御することができる。
と、L13500Åのヒ素の低不純物領域8Bが形成される。
従って、選択ゲート電極用薄膜８が、多結晶シリコン膜
の場合は、ヒ素がドーピングされた領域に対してヒ素の
低濃度領域8Bは、エッチング速度が非常に遅いために、
第１図（ｄ）のように、エッチング処理により選択的に
低濃度領域8Bを残すことができる。エッチングは異方性
の小さい加工が良い。他の段差に不必要な領域を残さな
いためである。従って、第三の選択ゲート電極としての
選択ゲート電極8Aを、浮遊ゲート電極3Aに対して自己整
合的に加工できる。ヒ素のドーピング前の選択ゲート電
極用薄膜８として、P+型の多結晶シリコン膜を用いても
同様に加工できる。また、その選択ゲート電極7Aの長さ
は、（１）式に従って制御することができる。
次に、第１図（ｅ）に示すように、選択ゲート電極8A
及び浮遊ゲート電極3Aに対してＮ型の不純物を基板表面
にドーピングすることにより、Ｎ型ソース領域９及びド
レイン領域10を形成できる。第１図（ｅ）のように、選
択ゲート電極8Aによって制御されるチャネル長L1と浮遊
ゲート電極3Aによって制御されるチャネル長L2とを電気
的に接続した浮遊ゲート電極型半導体不揮発性メモリで
ある半導体装置が形成できる。本発明の半導体装置の製
造方法によれば、半導体装置の特性に影響するチャネル
長L1とチャネル長L2を精度高く加工できる。従って、チ
ャネル長L1及びL2を縮小した高集積化に適した半導体装
置を達成できる。第１図（ａ）〜（ｅ）に示した本発明
の半導体装置の製造方法は、チャネル長L1を長くするた
めに、チャネル長L1の長くしやすい段差を大きくした浮
遊ゲート電極3Aと制御ゲート電極5Aとの二重構造の半導
体不揮発性メモリを例にして説明したが、一般的なドュ
アルゲート構造の半導体装置についても適用できる。第
３図は、本発明の他の半導体装置の製造方法を用いた一
般的ドュアルゲート構造のMOSトランジスタの断面図を
示す。第１図（ｅ）の半導体不揮発性メモリと異なり、
段差が一層ゲート電極23であるだけ小さくなるために、
選択ゲート電極18の残りは小さくなる。各領域は、第１
図（ｅ）と同じである。制御ゲート電極5Aがない構造で
ある。しかし、段差が小さい場合には、（１）式より、
θを大きくすることにより、選択ゲート電極18の長さを
大きく加工できる。次に、本発明は片側にのみサイドウ
ォールを形成できる利点を用いて、非対象の不純物領域
を形成したトランジスタも形成できる。第４図（ａ）〜
（ｄ）を用いて説明する。第４図（ａ）に示すように、
第一の絶縁膜であるゲート絶縁膜112Aを介して第一のゲ
ート電極であるゲート電極123をパターニング後、Ｎ型
不純物をドーピングしてN-領域121を形成する。次に、
第４図（ｂ）のように、第二の絶縁膜である絶縁膜117
を介して、第４図に示された選択ゲート電極118A（第二
のゲート電極）となる第二のゲート電極用薄膜として多
結晶薄膜118を形成し、ヒ素の斜めイオン注入によりヒ
素の低濃度領域118Bを形成する。次に、多結晶シリコン
膜118を等方性エッチングすることにより、ヒ素の低濃
度領域118Aを残して、第４図（ｃ）のように形成する。
次に、低濃度多結晶シリコン領域118A及びゲート電極12
3に対して自己整合的にＰ型シリコン基板111の表面にN+
型ソース領域110及びドレイン領域119を形成する。ヒ素
の第二のゲート電極であり選択ゲート電極でもある低濃
度結晶シリコン領域118Aに下にN-領域121が自己整合的
に形成できることにより、第４図（ｄ）のように、電気
的にはN+型のソース領域110とN-形のドレイン領域121と
ゲート電極123とから成る非対象のMOSトランジスタを形
成している。ドレイン領域のみN-型に形成することによ
り、ホットエレクトロンの発生を防止した信頼性の高い
MOSトランジスタを形成できる。
及び浮遊ゲート電極3Aに対してＮ型の不純物を基板表面
にドーピングすることにより、Ｎ型ソース領域９及びド
レイン領域10を形成できる。第１図（ｅ）のように、選
択ゲート電極8Aによって制御されるチャネル長L1と浮遊
ゲート電極3Aによって制御されるチャネル長L2とを電気
的に接続した浮遊ゲート電極型半導体不揮発性メモリで
ある半導体装置が形成できる。本発明の半導体装置の製
造方法によれば、半導体装置の特性に影響するチャネル
長L1とチャネル長L2を精度高く加工できる。従って、チ
ャネル長L1及びL2を縮小した高集積化に適した半導体装
置を達成できる。第１図（ａ）〜（ｅ）に示した本発明
の半導体装置の製造方法は、チャネル長L1を長くするた
めに、チャネル長L1の長くしやすい段差を大きくした浮
遊ゲート電極3Aと制御ゲート電極5Aとの二重構造の半導
体不揮発性メモリを例にして説明したが、一般的なドュ
アルゲート構造の半導体装置についても適用できる。第
３図は、本発明の他の半導体装置の製造方法を用いた一
般的ドュアルゲート構造のMOSトランジスタの断面図を
示す。第１図（ｅ）の半導体不揮発性メモリと異なり、
段差が一層ゲート電極23であるだけ小さくなるために、
選択ゲート電極18の残りは小さくなる。各領域は、第１
図（ｅ）と同じである。制御ゲート電極5Aがない構造で
ある。しかし、段差が小さい場合には、（１）式より、
θを大きくすることにより、選択ゲート電極18の長さを
大きく加工できる。次に、本発明は片側にのみサイドウ
ォールを形成できる利点を用いて、非対象の不純物領域
を形成したトランジスタも形成できる。第４図（ａ）〜
（ｄ）を用いて説明する。第４図（ａ）に示すように、
第一の絶縁膜であるゲート絶縁膜112Aを介して第一のゲ
ート電極であるゲート電極123をパターニング後、Ｎ型
不純物をドーピングしてN-領域121を形成する。次に、
第４図（ｂ）のように、第二の絶縁膜である絶縁膜117
を介して、第４図に示された選択ゲート電極118A（第二
のゲート電極）となる第二のゲート電極用薄膜として多
結晶薄膜118を形成し、ヒ素の斜めイオン注入によりヒ
素の低濃度領域118Bを形成する。次に、多結晶シリコン
膜118を等方性エッチングすることにより、ヒ素の低濃
度領域118Aを残して、第４図（ｃ）のように形成する。
次に、低濃度多結晶シリコン領域118A及びゲート電極12
3に対して自己整合的にＰ型シリコン基板111の表面にN+
型ソース領域110及びドレイン領域119を形成する。ヒ素
の第二のゲート電極であり選択ゲート電極でもある低濃
度結晶シリコン領域118Aに下にN-領域121が自己整合的
に形成できることにより、第４図（ｄ）のように、電気
的にはN+型のソース領域110とN-形のドレイン領域121と
ゲート電極123とから成る非対象のMOSトランジスタを形
成している。ドレイン領域のみN-型に形成することによ
り、ホットエレクトロンの発生を防止した信頼性の高い
MOSトランジスタを形成できる。
第５図は、他の半導体装置の構造で浮遊ゲート電極3A
と制御ゲート電極5Aを重ねて段差を大きくした構造で、
さらに、選択ゲート電極8Aの下に自己整合的に基板１よ
り濃い濃度のＰ型不純物領域221をホットエレクトロン
を発生しやすくするために形成した例である。第１図
（ｅ）の半導体装置に、不純物領域221を追加した構造
である。本発明の製造方法を用いることにより、特性の
バラツキの少ない半導体装置を容易に製造できる。本発
明の説明に、イオン注入粒子として拡散係数の小さなヒ
素を用いたが、他の粒子を用いて選択ゲート電極用薄膜
にイオン注入による結晶状態の分布を形成し、そのエッ
チング速度の違いを利用しても実施できる。
と制御ゲート電極5Aを重ねて段差を大きくした構造で、
さらに、選択ゲート電極8Aの下に自己整合的に基板１よ
り濃い濃度のＰ型不純物領域221をホットエレクトロン
を発生しやすくするために形成した例である。第１図
（ｅ）の半導体装置に、不純物領域221を追加した構造
である。本発明の製造方法を用いることにより、特性の
バラツキの少ない半導体装置を容易に製造できる。本発
明の説明に、イオン注入粒子として拡散係数の小さなヒ
素を用いたが、他の粒子を用いて選択ゲート電極用薄膜
にイオン注入による結晶状態の分布を形成し、そのエッ
チング速度の違いを利用しても実施できる。
この発明は以上説明したように、ドュアルゲート構造
の半導体装置の製造方法に関して、段差のある一方のゲ
ート電極にヒ素を斜めイオン注入することにより部分的
にヒ素の低不純物領域を形成し、そのヒ素の低不純物領
域を異方性の小さいエッチング処理のエッチバックによ
り選択的に残すことにより、バラツキの小さい、高集積
化に適したドュアルゲート型MOSトランジスタを可能に
する効果がある。
の半導体装置の製造方法に関して、段差のある一方のゲ
ート電極にヒ素を斜めイオン注入することにより部分的
にヒ素の低不純物領域を形成し、そのヒ素の低不純物領
域を異方性の小さいエッチング処理のエッチバックによ
り選択的に残すことにより、バラツキの小さい、高集積
化に適したドュアルゲート型MOSトランジスタを可能に
する効果がある。
第１図（ａ）〜（ｅ）はこの発明にかかる半導体装置の
製造方法の工程順断面図、第２図は従来の半導体装置の
製造方法で形成された半導体装置の断面図、第３図は本
発明の他の半導体装置の製造方法を用いた半導体装置の
断面図であり、第４図（ａ）〜（ｄ）は本発明のさらに
他の半導体装置の製造方法の工程順断面図、第５図は本
発明のさらに他の半導体装置の製造方法による半導体装
置の最終工程断面図である。 １……Ｐ型シリコン基板 2A……ゲート絶縁膜 3A……浮遊ゲート電極 5A……制御ゲート電極 8A……選択ゲート電極 ９……N+型ソース領域 10……N+型ドレイン領域
製造方法の工程順断面図、第２図は従来の半導体装置の
製造方法で形成された半導体装置の断面図、第３図は本
発明の他の半導体装置の製造方法を用いた半導体装置の
断面図であり、第４図（ａ）〜（ｄ）は本発明のさらに
他の半導体装置の製造方法の工程順断面図、第５図は本
発明のさらに他の半導体装置の製造方法による半導体装
置の最終工程断面図である。 １……Ｐ型シリコン基板 2A……ゲート絶縁膜 3A……浮遊ゲート電極 5A……制御ゲート電極 8A……選択ゲート電極 ９……N+型ソース領域 10……N+型ドレイン領域
Claims (8)
- 【請求項１】第一導電型の半導体基板の表面部分に第一
の絶縁膜を介して形成された第一のゲート電極用薄膜を
パターニングして第一のゲート電極を形成する工程と、
パターニングした前記第一のゲート電極の上に第二の絶
縁膜を形成する工程と、前記第二の絶縁膜の上に第二の
ゲート電極用薄膜を形成する工程と、前記第二のゲート
電極用薄膜に不純物元素を斜めイオン注入する工程と、
前記第二のゲート電極用薄膜を不純物濃度に依存した選
択エッチングすることにより前記第一のゲート電極用薄
膜の片側の側壁に第二のゲート電極をサイドウォールと
してパターニングする工程とから成る半導体装置の製造
方法。 - 【請求項２】前記選択エッチングが等方性エッチングで
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】前記第二のゲート電極用薄膜が多結晶シリ
コン膜であることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項４】前記不純物元素が批素であることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】第一導電型の半導体基板の表面部分に第一
の絶縁膜と第一のゲート電極用薄膜と第二の絶縁膜と第
二のゲート電極用薄膜を順次形成する工程と、前記第一
のゲート電極用薄膜と前記第二の絶縁膜と前記第二のゲ
ート電極用薄膜を異方性エッチングによりパターニング
する工程と、パターニングした前記第一のゲート電極用
薄膜と前記第二の絶縁膜と前記第二のゲート電極用薄膜
の上に第三の絶縁膜を形成する工程と、前記第三の絶縁
膜の上に第三のゲート電極用薄膜を形成する工程と、前
記第三のゲート電極用薄膜に不純物元素を斜めイオン注
入する工程と、前記第三のゲート電極用薄膜を不純物濃
度に依存した選択エッチングすることにより前記第一の
ゲート電極用薄膜の片側の側壁に前記第三のゲート電極
用薄膜をサイドウォールとしてパターニングする工程と
から成る半導体装置の製造方法。 - 【請求項６】前記選択エッチングが等方性エッチングで
あることを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項７】前記第三のゲート電極用薄膜が多結晶シリ
コン膜であることを特徴とする請求項５記載の半導体装
置の製造方法。 - 【請求項８】前記不純物元素が砒素であることを特徴と
する請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13655689A JP2864023B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13655689A JP2864023B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033274A JPH033274A (ja) | 1991-01-09 |
| JP2864023B2 true JP2864023B2 (ja) | 1999-03-03 |
Family
ID=15177988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13655689A Expired - Lifetime JP2864023B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864023B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0531526A4 (en) * | 1991-03-06 | 1993-08-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| JP2808991B2 (ja) * | 1992-06-09 | 1998-10-08 | 株式会社デンソー | 電気的に書込み可能な不揮発性半導体記憶装置 |
| US5910912A (en) * | 1992-10-30 | 1999-06-08 | International Business Machines Corporation | Flash EEPROM with dual-sidewall gate |
| JP2685423B2 (ja) * | 1994-09-21 | 1997-12-03 | 岐阜プラスチック工業株式会社 | フード付容器のフード取付構造 |
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-
1989
- 1989-05-30 JP JP13655689A patent/JP2864023B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH033274A (ja) | 1991-01-09 |
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