JPH09116021A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH09116021A JPH09116021A JP7270204A JP27020495A JPH09116021A JP H09116021 A JPH09116021 A JP H09116021A JP 7270204 A JP7270204 A JP 7270204A JP 27020495 A JP27020495 A JP 27020495A JP H09116021 A JPH09116021 A JP H09116021A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 基板への漏れ電流の少ない、大電流用途のダ
イオード素子を効率よく集積化する。 【解決手段】 基板25表面にN+埋め込み層26を形
成する。縦型PNPトランジスタ23のコレクタ埋め込
み層31でアノード埋め込み層37を、コレクタ導出領
域32でアノード導出領域38を、エミッタ領域34で
アノード領域39を各々形成し、周囲をN+導出領域4
1とN+埋め込み層26で囲み、縦型PNPトランジス
タ23のエミッタ・コレクタ短絡型のダイオード24を
形成する。
イオード素子を効率よく集積化する。 【解決手段】 基板25表面にN+埋め込み層26を形
成する。縦型PNPトランジスタ23のコレクタ埋め込
み層31でアノード埋め込み層37を、コレクタ導出領
域32でアノード導出領域38を、エミッタ領域34で
アノード領域39を各々形成し、周囲をN+導出領域4
1とN+埋め込み層26で囲み、縦型PNPトランジス
タ23のエミッタ・コレクタ短絡型のダイオード24を
形成する。
Description
【0001】
【発明の属する技術分野】本発明は、バイポーラ集積回
路の出力トランジスタ保護用のスパークキラーダイオー
ドを内蔵した半導体集積回路に関する。
路の出力トランジスタ保護用のスパークキラーダイオー
ドを内蔵した半導体集積回路に関する。
【0002】
【従来の技術】2相あるいは3相モータドライバ用等の
バイポーラ集積回路では、その1相分として図6に示し
たように、2つのNPNトランジスタ1、2を用い一方
のトランジスタ1のエミッタと他方のトランジスタ2の
コレクタとの接続点から出力端子3を取り出した回路が
多用されている。2つのトランジスタの1、2の一方が
ONし他方がOFFする事により、出力端子3に接続さ
れたモータ(図示せず)を正方向あるいは逆方向に回転
させるような電流を流すものである。
バイポーラ集積回路では、その1相分として図6に示し
たように、2つのNPNトランジスタ1、2を用い一方
のトランジスタ1のエミッタと他方のトランジスタ2の
コレクタとの接続点から出力端子3を取り出した回路が
多用されている。2つのトランジスタの1、2の一方が
ONし他方がOFFする事により、出力端子3に接続さ
れたモータ(図示せず)を正方向あるいは逆方向に回転
させるような電流を流すものである。
【0003】モータのような誘導性負荷の場合、モータ
の回転/停止に伴う正/逆方向の起電力が発生する。従
来は、IC化されたトランジスタ2のコレクタ・エミッ
タ間にショットキーバリアダイオード4を接続し、前記
逆方向起電力によって出力端子3がGND電位より低く
又はVCC電位より高くなった際にダイオード4がON
する事で前記起電力を固定電位へ逃がし、出力トランジ
スタ2とIC内部を保護していた。特にダイオード4に
数Aもの大電流を流す場合は、ダイオード4として個別
部品を用いて構成していた。
の回転/停止に伴う正/逆方向の起電力が発生する。従
来は、IC化されたトランジスタ2のコレクタ・エミッ
タ間にショットキーバリアダイオード4を接続し、前記
逆方向起電力によって出力端子3がGND電位より低く
又はVCC電位より高くなった際にダイオード4がON
する事で前記起電力を固定電位へ逃がし、出力トランジ
スタ2とIC内部を保護していた。特にダイオード4に
数Aもの大電流を流す場合は、ダイオード4として個別
部品を用いて構成していた。
【0004】ところで、ユーザ側からすれば、機器の部
品点数を減らす為にダイオード4もIC化したいのは当
然の要求である。バイポーラICにおいてダイオードを
構成する場合、多くはNPNトランジスタのPN接合を
利用して形成するのが通常である(例えば、特願平7ー
14302号)。図7を参照して、NPNトランジスタ
5は、P基板6上のN型エピタキシャル層を分離して形
成した島領域7をコレクタとし、表面にP型のベース領
域8とN+エミッタ領域9を形成して構成される。10
はコレクタコンタクト領域、11はN+埋め込み層、1
2はP+分離領域である。ダイオード13は、NPNト
ランジスタ5のベース・コレクタ接合を利用する。つま
り島領域7をカソードとし、ベース拡散で形成した領域
をアノード領域14とするのである。この場合エミッタ
は利用しない。他にダイオードを形成する例として、N
PNトランジスタ5のエミッタ・ベース接合を用いる
例、島領域7基板6とのPN接合を利用する例がある
が、前者は耐圧が数Vしかなく先の用途には不向きであ
り、後者はアノードが接地電位に固定され、且つ基板6
にON動作時の大電流を流すので、寄生効果防止の点か
ら望ましくない。
品点数を減らす為にダイオード4もIC化したいのは当
然の要求である。バイポーラICにおいてダイオードを
構成する場合、多くはNPNトランジスタのPN接合を
利用して形成するのが通常である(例えば、特願平7ー
14302号)。図7を参照して、NPNトランジスタ
5は、P基板6上のN型エピタキシャル層を分離して形
成した島領域7をコレクタとし、表面にP型のベース領
域8とN+エミッタ領域9を形成して構成される。10
はコレクタコンタクト領域、11はN+埋め込み層、1
2はP+分離領域である。ダイオード13は、NPNト
ランジスタ5のベース・コレクタ接合を利用する。つま
り島領域7をカソードとし、ベース拡散で形成した領域
をアノード領域14とするのである。この場合エミッタ
は利用しない。他にダイオードを形成する例として、N
PNトランジスタ5のエミッタ・ベース接合を用いる
例、島領域7基板6とのPN接合を利用する例がある
が、前者は耐圧が数Vしかなく先の用途には不向きであ
り、後者はアノードが接地電位に固定され、且つ基板6
にON動作時の大電流を流すので、寄生効果防止の点か
ら望ましくない。
【0005】
【発明が解決しようとする課題】しかしながら、図7の
構成でも前記アノード領域14と島領域7との接合面積
を増大することにより数Aもの電流容量を確保すること
はできるものの、島領域7から基板6への漏れ電流iの
存在が無視できなくなる。例えばダイオード13に1A
の電流を流すと、基板6への漏れ電流iが数十mAにも
なり、これが基板6の電位を上昇させて他の素子を誤動
作させたり、最悪の場合はラッチアップに陥ってICの
破壊という事態を招く事になる。
構成でも前記アノード領域14と島領域7との接合面積
を増大することにより数Aもの電流容量を確保すること
はできるものの、島領域7から基板6への漏れ電流iの
存在が無視できなくなる。例えばダイオード13に1A
の電流を流すと、基板6への漏れ電流iが数十mAにも
なり、これが基板6の電位を上昇させて他の素子を誤動
作させたり、最悪の場合はラッチアップに陥ってICの
破壊という事態を招く事になる。
【0006】
【課題を解決するための手段】本発明は上記した従来の
欠点に鑑みなされたもので、ダイオードを構成するため
に縦型PNPトランジスタ構造を利用するものであり、
縦型PNPトランジスタのコレクタ埋め込み層、コレク
タ導出領域、およびエミッタ領域をアノードとし、縦型
PNPトランジスタのベースをカソードとし、且つコレ
クタ埋め込み層とコレクタ導出領域の周囲をN+埋め込
み層とN+導出領域とで囲み、N+埋め込み層とN+導
出領域にアノードと同じ電位あるいはアノードより高い
電位を与え、アノードと基板との間をN+型の高濃度層
で分離することにより、アノードから基板への漏れ電流
を大幅に低減するものである。
欠点に鑑みなされたもので、ダイオードを構成するため
に縦型PNPトランジスタ構造を利用するものであり、
縦型PNPトランジスタのコレクタ埋め込み層、コレク
タ導出領域、およびエミッタ領域をアノードとし、縦型
PNPトランジスタのベースをカソードとし、且つコレ
クタ埋め込み層とコレクタ導出領域の周囲をN+埋め込
み層とN+導出領域とで囲み、N+埋め込み層とN+導
出領域にアノードと同じ電位あるいはアノードより高い
電位を与え、アノードと基板との間をN+型の高濃度層
で分離することにより、アノードから基板への漏れ電流
を大幅に低減するものである。
【0007】
【発明の実施の形態】以下に本発明の1実施例を詳細に
説明する。図1は本発明によって、第1、第2および第
3の島領域21a、23b、23cに各々NPNトラン
ジスタ22、縦型PNPトランジスタ23、およびダイ
オード24を集積化したバイポーラICを示す断面図で
ある。
説明する。図1は本発明によって、第1、第2および第
3の島領域21a、23b、23cに各々NPNトラン
ジスタ22、縦型PNPトランジスタ23、およびダイ
オード24を集積化したバイポーラICを示す断面図で
ある。
【0008】同図において、25はP型のシリコン半導
体基板、26はN+型の埋め込み層、27a、27bは
P+分離領域、28はNPNトランジスタ22のP型の
ベース領域、29はNPNトランジスタ22のN+型の
エミッタ領域、30はNPNトランジスタ22のN+型
のコレクタ導出領域、31はP+コレクタ埋め込み層、
32はP+コレクタ導出領域、33はN型のウェル領
域、34はP+型のエミッタ領域、35はN+ベースコ
ンタクト領域、36は縦型PNPトランジスタのN+導
出領域、37はP+アノード埋め込み層、38はP+ア
ノード導出領域、39はP+アノード領域、40はN+
カソードコンタクト領域、41はダイオード24のN+
導出領域、42は酸化膜、43は酸化膜42に設けたコ
ンタクトホールを介して各拡散領域にコンタクトするア
ルミ電極である。
体基板、26はN+型の埋め込み層、27a、27bは
P+分離領域、28はNPNトランジスタ22のP型の
ベース領域、29はNPNトランジスタ22のN+型の
エミッタ領域、30はNPNトランジスタ22のN+型
のコレクタ導出領域、31はP+コレクタ埋め込み層、
32はP+コレクタ導出領域、33はN型のウェル領
域、34はP+型のエミッタ領域、35はN+ベースコ
ンタクト領域、36は縦型PNPトランジスタのN+導
出領域、37はP+アノード埋め込み層、38はP+ア
ノード導出領域、39はP+アノード領域、40はN+
カソードコンタクト領域、41はダイオード24のN+
導出領域、42は酸化膜、43は酸化膜42に設けたコ
ンタクトホールを介して各拡散領域にコンタクトするア
ルミ電極である。
【0009】第1、第2、第3の島領域21a、21
b、21cは、基板25の上に形成したエピタキシャル
層をP+分離領域28a、29bで接合分離することに
より形成されている。NPNトランジスタ22のコレク
タ導出領域30は、第1の島領域21aの表面からN+
埋め込み層26に達し、NPNトランジスタ22のコレ
クタ直列抵抗を減じる働きを有する。従ってこのトラン
ジスタは高耐圧、大電流型であり図6の用途に適してい
る。
b、21cは、基板25の上に形成したエピタキシャル
層をP+分離領域28a、29bで接合分離することに
より形成されている。NPNトランジスタ22のコレク
タ導出領域30は、第1の島領域21aの表面からN+
埋め込み層26に達し、NPNトランジスタ22のコレ
クタ直列抵抗を減じる働きを有する。従ってこのトラン
ジスタは高耐圧、大電流型であり図6の用途に適してい
る。
【0010】縦型PNPトランジスタ23は、基板25
表面からN+埋め込み層26に重畳して設けたP+コレ
クタ埋め込み層31がコレクタとなり、コレクタ埋め込
み層26に達するコレクタ導出領域32で囲まれたN型
領域をベースとする。この例ではNウェル領域33を設
けて、電界加速による高hfe化とベース幅減による高
ft化、および高耐圧化(VCEO)を図っている。コレ
クタ導出領域32の外側にはN+導出領域36を設けて
これを囲み、図示せぬ電極により電源電位VCCあるい
はエミッタ領域34の電位を印加している。これはコレ
クタ導出領域32をエミッタ、島領域21bをベース、
分離領域27a、27bをコレクタとする寄生PNPト
ランジスタの発生を抑制するためであり、この縦型PN
Pトランジスタを前記大電力NPNトランジスタと相補
対にできる大電力型のPNPトランジスタとすることが
できる。
表面からN+埋め込み層26に重畳して設けたP+コレ
クタ埋め込み層31がコレクタとなり、コレクタ埋め込
み層26に達するコレクタ導出領域32で囲まれたN型
領域をベースとする。この例ではNウェル領域33を設
けて、電界加速による高hfe化とベース幅減による高
ft化、および高耐圧化(VCEO)を図っている。コレ
クタ導出領域32の外側にはN+導出領域36を設けて
これを囲み、図示せぬ電極により電源電位VCCあるい
はエミッタ領域34の電位を印加している。これはコレ
クタ導出領域32をエミッタ、島領域21bをベース、
分離領域27a、27bをコレクタとする寄生PNPト
ランジスタの発生を抑制するためであり、この縦型PN
Pトランジスタを前記大電力NPNトランジスタと相補
対にできる大電力型のPNPトランジスタとすることが
できる。
【0011】ダイオード24の構造は、基本的に縦型P
NPトランジスタ23と同様である。即ち、埋め込み層
26に重畳して設けたP+アノード埋め込み層37、島
領域21c表面からアノード埋め込み層37に達するP
+アノード導出領域38で囲まれた島領域のN型層44
の表面に形成したアノード領域39をアノードとし、前
記アノード導出領域39で囲まれた島領域のN型層44
をカソードとしてPN接合ダイオードが構成される。但
しアノード領域39とアノード導出領域38とは電極4
3aにより短絡する。これをPNPトランジスタでいえ
ば、エミッタ・コレクタ間を短絡して形成したダイオー
ドということになる。また、前記囲まれたN型層44に
はNウェル領域33を形成しない。これは高濃度接合に
なることによるPN接合の逆方向リーク電流が増大する
ことを防止するものである。
NPトランジスタ23と同様である。即ち、埋め込み層
26に重畳して設けたP+アノード埋め込み層37、島
領域21c表面からアノード埋め込み層37に達するP
+アノード導出領域38で囲まれた島領域のN型層44
の表面に形成したアノード領域39をアノードとし、前
記アノード導出領域39で囲まれた島領域のN型層44
をカソードとしてPN接合ダイオードが構成される。但
しアノード領域39とアノード導出領域38とは電極4
3aにより短絡する。これをPNPトランジスタでいえ
ば、エミッタ・コレクタ間を短絡して形成したダイオー
ドということになる。また、前記囲まれたN型層44に
はNウェル領域33を形成しない。これは高濃度接合に
なることによるPN接合の逆方向リーク電流が増大する
ことを防止するものである。
【0012】縦型PNPトランジスタ23と同じく、ア
ノード埋め込み層37とアノード導出領域38を囲むよ
うに島領域21c表面から埋め込み層26に達するN+
型の導出領域41が設けられ、電極43によりアノード
領域38と同じ電位あるいはアノード領域38より高い
電位が与えられる。図2を参照して、図1のダイオード
部分の拡大断面図を図2(A)、図7のダイオード部分
の拡大断面図を図2(B)に示す。図2(B)におい
て、ダイオードのON電流iの基板への漏れ電流は、ア
ノード領域14をエミッタ、島領域7をベース、分離領
域をコレクタとする寄生PNPトランジスタ50の電流
増幅率に依存するが、電流iが流れることは寄生PNP
トランジスタ50のベース・エミッタ接合がONである
ことを意味するので、寄生PNPトランジスタは必ずO
N状態となり、基板25への漏れ電流を止めることは不
可能である。
ノード埋め込み層37とアノード導出領域38を囲むよ
うに島領域21c表面から埋め込み層26に達するN+
型の導出領域41が設けられ、電極43によりアノード
領域38と同じ電位あるいはアノード領域38より高い
電位が与えられる。図2を参照して、図1のダイオード
部分の拡大断面図を図2(A)、図7のダイオード部分
の拡大断面図を図2(B)に示す。図2(B)におい
て、ダイオードのON電流iの基板への漏れ電流は、ア
ノード領域14をエミッタ、島領域7をベース、分離領
域をコレクタとする寄生PNPトランジスタ50の電流
増幅率に依存するが、電流iが流れることは寄生PNP
トランジスタ50のベース・エミッタ接合がONである
ことを意味するので、寄生PNPトランジスタは必ずO
N状態となり、基板25への漏れ電流を止めることは不
可能である。
【0013】これに対し図2(A)の構成では、アノー
ド領域39からN型層44およびアノード導出領域38
からN型層44へON電流iが流れ、このときの基板2
5への漏れ電流は、アノード埋め込み層37をエミッ
タ。埋め込み層26をベース、基板25をコレクタとす
る寄生PNPトランジスタ50の動作に依存する。本発
明では埋め込み層26に導出領域41を介してアノード
埋め込み層37と同電位あるいはそれより高い電位を与
えているので、寄生PNPトランジスタ50のベース・
エミッタ接合がONする事がない。従って、寄生PNP
トランジスタ50はONすることなく、基板25への漏
れ電流を防止できる。
ド領域39からN型層44およびアノード導出領域38
からN型層44へON電流iが流れ、このときの基板2
5への漏れ電流は、アノード埋め込み層37をエミッ
タ。埋め込み層26をベース、基板25をコレクタとす
る寄生PNPトランジスタ50の動作に依存する。本発
明では埋め込み層26に導出領域41を介してアノード
埋め込み層37と同電位あるいはそれより高い電位を与
えているので、寄生PNPトランジスタ50のベース・
エミッタ接合がONする事がない。従って、寄生PNP
トランジスタ50はONすることなく、基板25への漏
れ電流を防止できる。
【0014】図3以降は上記の構造の製造方法を工程順
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図3(A)を参照して、基板となる
P型の単結晶シリコン半導体基板256を準備する。基
板25の表面を熱酸化して酸化膜を形成し、該酸化膜の
上にレジストを塗布、露光、現像し該レジストパターン
をマスクとして前記酸化膜をエッチングすることにより
酸化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板25表面に
アンチモンまたは砒素を初期拡散する。同様に、酸化膜
マスクまたはレジストマスクを用いてボロンを初期導入
し、P+コレクタ埋め込み層31、P+アノード埋め込
み層37、および分離領域27aを同時形成する。
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図3(A)を参照して、基板となる
P型の単結晶シリコン半導体基板256を準備する。基
板25の表面を熱酸化して酸化膜を形成し、該酸化膜の
上にレジストを塗布、露光、現像し該レジストパターン
をマスクとして前記酸化膜をエッチングすることにより
酸化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板25表面に
アンチモンまたは砒素を初期拡散する。同様に、酸化膜
マスクまたはレジストマスクを用いてボロンを初期導入
し、P+コレクタ埋め込み層31、P+アノード埋め込
み層37、および分離領域27aを同時形成する。
【0015】図3(B)を参照して、前記酸化膜を除去
して基板25表面を露出した後、全面に気相成長法によ
り膜厚8〜16μのエピタキシャル層51を形成する。
エピタキシャル層51表面に選択的にリンを初期拡散し
てN+コレクタ導出領域、縦型PNPトランジスタ23
のN+導出領域36、およびダイオード24のN+導出
領域41を同時に形成する。
して基板25表面を露出した後、全面に気相成長法によ
り膜厚8〜16μのエピタキシャル層51を形成する。
エピタキシャル層51表面に選択的にリンを初期拡散し
てN+コレクタ導出領域、縦型PNPトランジスタ23
のN+導出領域36、およびダイオード24のN+導出
領域41を同時に形成する。
【0016】続いて縦型PNPトランジスタ23のNウ
ェル領域をイオン注入により形成する。図4(A)を参
照して、縦型PNPトランジスタ23のNウェル領域3
3をイオン注入により形成し、基板25全体に約110
0℃、3〜4時間の熱処理を加えることにより、N型ウ
ェル領域33他を熱拡散する。
ェル領域をイオン注入により形成する。図4(A)を参
照して、縦型PNPトランジスタ23のNウェル領域3
3をイオン注入により形成し、基板25全体に約110
0℃、3〜4時間の熱処理を加えることにより、N型ウ
ェル領域33他を熱拡散する。
【0017】図4(B)を参照して、エピタキシャル層
50P+分離領域27bを形成し、エピタキシャル層5
0を複数の島領域21a、21b、21cを形成する。
図5(A)を参照して、第2のエピタキシャル層38表
面からボロンを拡散することによりNPNトランジスタ
24のP型ベース領域28を形成し、更にボロンをイオ
ン注入してP+型のアノード領域39、P+エミッタ領
域34を形成し、更にリン又は砒素を拡散してカソード
コンタクト領域40、ベースコンタクト領域35、エミ
ッタ領域29を形成する。
50P+分離領域27bを形成し、エピタキシャル層5
0を複数の島領域21a、21b、21cを形成する。
図5(A)を参照して、第2のエピタキシャル層38表
面からボロンを拡散することによりNPNトランジスタ
24のP型ベース領域28を形成し、更にボロンをイオ
ン注入してP+型のアノード領域39、P+エミッタ領
域34を形成し、更にリン又は砒素を拡散してカソード
コンタクト領域40、ベースコンタクト領域35、エミ
ッタ領域29を形成する。
【0018】その後、集積回路の回路網を構成するため
にアルミ材料による電極配線(図示せず)を形成する。
この様に、縦型PNPトランジスタ23の工程を共用す
ることにより、ダイオード24を効率よく組み込むこと
ができる。
にアルミ材料による電極配線(図示せず)を形成する。
この様に、縦型PNPトランジスタ23の工程を共用す
ることにより、ダイオード24を効率よく組み込むこと
ができる。
【0019】
【発明の効果】以上に説明したとおり、本発明によれば
基板25への漏れ電流を大幅に低減したダイオード素子
24を集積化できる利点を有する。漏れ電流を低減する
ことで、集積回路における誤動作、ラッチアップの防止
を図ることができる。従って出力トランジスタのスパー
クキラーダイオードをも集積化できるので、電子機器の
小型化、高密度化に寄与できるものである。また、縦型
PNPトランジスタ23の構造を利用できるので、工程
を複雑にすることなく、集積化できる利点を有する。
基板25への漏れ電流を大幅に低減したダイオード素子
24を集積化できる利点を有する。漏れ電流を低減する
ことで、集積回路における誤動作、ラッチアップの防止
を図ることができる。従って出力トランジスタのスパー
クキラーダイオードをも集積化できるので、電子機器の
小型化、高密度化に寄与できるものである。また、縦型
PNPトランジスタ23の構造を利用できるので、工程
を複雑にすることなく、集積化できる利点を有する。
【図1】本発明を説明する為の断面図である。
【図2】本発明を説明するための断面図である。
【図3】本発明の製造方法を説明する断面図である。
【図4】本発明の製造方法を説明する断面図である。
【図5】本発明の製造方法を説明する断面図である。
【図6】従来例を説明する回路図である。
【図7】従来例を説明する断面図である。
Claims (5)
- 【請求項1】 一導電型の半導体基板と、 前記半導体基板の表面に形成した複数の逆導電型の埋め
込み層と、 前記基板の上に形成した逆導電型のエピタキシャル層
を、前記埋め込み層の各々を囲むように分離することで
形成した少なくとも第1、第2、及び第3の島領域と、 前記第1の島領域に形成した、一導電型のベース領域、
及び前記一導電型のベース領域の表面に形成した逆導電
型のエミッタ領域と、 前記第1の島領域の表面から前記逆導電型の埋め込み層
に達するコレクタ低抵抗領域と、 前記第2の島領域の前記逆導電型の埋め込み層に接して
埋め込まれた、一導電型のコレクタ埋め込み層と、 前記第2の島領域の表面から前記コレクタ埋め込み層に
達する一導電型のコレクタ導出領域と、 前記コレクタ導出領域で囲まれた逆導電型のベース領域
と、 前記ベース領域の表面に形成した一導電型のエミッタ領
域と、 前記第3の島領域の前記逆導電型の埋め込み層に接して
埋め込まれた、一導電型のアノード埋め込み層と、 前記第3の島領域の表面から前記アノード埋め込み層に
達する一導電型のアノード導出領域と、 前記アノード導出領域で囲まれた逆導電型の領域の表面
に形成した、一導電型のアノード領域、および逆導電型
のカソードコンタクト領域と、 前記エピタキシャル層の表面から前記逆導電型の埋め込
み層に達し、前記アノード埋め込み層を囲む逆導電型の
導出領域と、 前記アノード領域と前記アノード導出領域とを短絡する
手段と、 前記逆導電型の導出領域に前記アノード領域と同じ電位
あるいは前記アノード領域の電位より高い電位を印加す
る手段とを具備することを特徴とする半導体集積回路。 - 【請求項2】 前記カソード領域が前記コレクタ導出領
域と、前記アノード領域が前記エミッタ領域に各々接続
され且つ前記コレクタ導出領域が出力端子に接続されて
いることを特徴とする請求項1記載の半導体集積回路。 - 【請求項3】 一導電型の半導体基板の表面に複数の逆
導電型の埋め込み層を形成する工程と、 前記埋め込み層に重畳する一導電型のコレクタ埋め込み
層とアノード埋め込み層を形成する工程と、 前記基板の上に逆導電型のエピタキシャル層を形成する
工程と、 前記エピタキシャル層を分離して少なくとも第1、第
2、及び第3の島領域を形成する工程と、 前記第1の島領域にその表面から前記埋め込み層に達す
る逆導電型のコレクタ低抵抗領域を形成し、同時に前記
第3の島領域にその表面から前記埋め込み層に達する逆
導電型の導出領域を形成する工程と、 前記第2の島領域の表面にその表面から前記コレクタ埋
め込み層に達する一導電型のコレクタ導出領域を形成
し、同時に前記第3の島領域にその表面から前記アノー
ド埋め込み層に達するアノード導出領域を形成する工程
と、 前記第1の島領域に一導電型のベース領域と逆導電型の
エミッタ領域を形成して前記第1の島領域をコレクタと
するトランジスタを形成する工程と、 前記第2の島領域の前記コレクタ導出領域で囲まれた領
域に一導電型のエミッタ領域を形成し、前記コレクタ導
出領域で囲まれた領域をベースとするトランジスタを構
成する工程と、 前記第3の島領域のアノード導出領域で囲まれた逆導電
型の領域に一導電型のアノード領域を形成し、前記囲ま
れた領域をカソードとするダイオードを形成する工程
と、を具備することを特徴とする半導体集積回路の製造
方法。 - 【請求項4】 前記コレクタ導出領域と同時に分離領域
の下部分を形成し、前記コレクタ導出領域の形成と同時
に分離領域の上部分を形成し、前記下部分と上部分とを
連結する事で前記エピタキシャル層を分離することを特
徴とする請求項3記載の半導体集積回路の製造方法。 - 【請求項5】 前記第2の島領域のエミッタ領域の形成
と前記第3の島領域のアノード領域とを同時に形成する
ことを特徴とする請求項3記載の半導体集積回路の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27020495A JP3249355B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27020495A JP3249355B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09116021A true JPH09116021A (ja) | 1997-05-02 |
JP3249355B2 JP3249355B2 (ja) | 2002-01-21 |
Family
ID=17482987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27020495A Expired - Fee Related JP3249355B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3249355B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003258216A (ja) * | 2002-02-27 | 2003-09-12 | Sanyo Electric Co Ltd | 光半導体集積回路装置の製造方法 |
JP2006237079A (ja) * | 2005-02-22 | 2006-09-07 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-10-18 JP JP27020495A patent/JP3249355B2/ja not_active Expired - Fee Related
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JP2003258216A (ja) * | 2002-02-27 | 2003-09-12 | Sanyo Electric Co Ltd | 光半導体集積回路装置の製造方法 |
JP2006237079A (ja) * | 2005-02-22 | 2006-09-07 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
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