JPS63161658A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63161658A JPS63161658A JP61310875A JP31087586A JPS63161658A JP S63161658 A JPS63161658 A JP S63161658A JP 61310875 A JP61310875 A JP 61310875A JP 31087586 A JP31087586 A JP 31087586A JP S63161658 A JPS63161658 A JP S63161658A
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- 239000000758 substrate Substances 0.000 claims abstract description 24
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- 238000000926 separation method Methods 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
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- 108091006146 Channels Proteins 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にバイポーラ素
子と0MO8素子とが同一半導体基板上に形成された半
導体集積回路装置に関する。
子と0MO8素子とが同一半導体基板上に形成された半
導体集積回路装置に関する。
近年、バイポーラアナログ回路とMOS論理回路とを同
一半導体基板上に形成する技術が開発されている。一般
的にバイポーラアナログ回路は雑音特性が重要であり、
またMOS論理回路の中でもCMOS論理回路の場合は
ラッチアップ現象が重要な課題となっている。
一半導体基板上に形成する技術が開発されている。一般
的にバイポーラアナログ回路は雑音特性が重要であり、
またMOS論理回路の中でもCMOS論理回路の場合は
ラッチアップ現象が重要な課題となっている。
従来のこの種の半導体集積回路装置の一例を第4図に示
す。
す。
この例は、P形半導体基板lにN+型型埋領領域2設け
、その上に第1及び第2のN−型エピタキシャル島領域
3,3aを設け、これらN−型エピタキシャル島領域3
,3aを絶縁分離するP型絶縁分離領域5bを設け、第
2のN−型エピタキシャル島領域3a内にP−型ウェル
領域4を設け、第1のN−型エピタキシャル島領域3に
ベース領域21.エミッタ領域22及びコレクタ領域2
3を設けたバイポーラトランジスタを含むノ(イボーラ
素子領域20を形成し、第2のN−型エピタキシャル島
領域3aにゲート電極11a、ソース領域12a及びド
レイン領域13aを設けたP型MO3トランジスタ領域
10aとN+型のチャネルカット領域14aとを形成し
、P−型ウェル領域4にゲート電極11.ソース領域1
2及びドレイン領域13を設けたN型M OS トラン
ジスタ領域10とP型のチャネルカット領域14とを形
成した構成となっていた。
、その上に第1及び第2のN−型エピタキシャル島領域
3,3aを設け、これらN−型エピタキシャル島領域3
,3aを絶縁分離するP型絶縁分離領域5bを設け、第
2のN−型エピタキシャル島領域3a内にP−型ウェル
領域4を設け、第1のN−型エピタキシャル島領域3に
ベース領域21.エミッタ領域22及びコレクタ領域2
3を設けたバイポーラトランジスタを含むノ(イボーラ
素子領域20を形成し、第2のN−型エピタキシャル島
領域3aにゲート電極11a、ソース領域12a及びド
レイン領域13aを設けたP型MO3トランジスタ領域
10aとN+型のチャネルカット領域14aとを形成し
、P−型ウェル領域4にゲート電極11.ソース領域1
2及びドレイン領域13を設けたN型M OS トラン
ジスタ領域10とP型のチャネルカット領域14とを形
成した構成となっていた。
上述した従来の半導体集積回路装置は、第1のN−型エ
ピタキシャル島領域3にバイポーラ素子領域20を、第
2のN−型エピタキシャル島領域3aにP型MO3トラ
ンジスタ領域10aを、第2のN−型エピタキシャル島
領域3aに更にp−型ウェル領域を設けこの内にN型M
OSトランジスタ領域lOを形成した構成となっている
ので、第4図の一点鎖線で示したように、ソース卯域1
2aをエミッタとし、第2のN−型エピタキシャル島領
域3aをベースとし、P−型ウェル領域4をコレクタと
するPNP型の寄生トランジスタT1と、ドレイン領域
12をエミッタとし、p−型ウェル領域4をベースとし
、第2のN−型エピタキシャル島領域3aをコレクタと
する一NPN型の寄生トランジスタT2とが形成される
。
ピタキシャル島領域3にバイポーラ素子領域20を、第
2のN−型エピタキシャル島領域3aにP型MO3トラ
ンジスタ領域10aを、第2のN−型エピタキシャル島
領域3aに更にp−型ウェル領域を設けこの内にN型M
OSトランジスタ領域lOを形成した構成となっている
ので、第4図の一点鎖線で示したように、ソース卯域1
2aをエミッタとし、第2のN−型エピタキシャル島領
域3aをベースとし、P−型ウェル領域4をコレクタと
するPNP型の寄生トランジスタT1と、ドレイン領域
12をエミッタとし、p−型ウェル領域4をベースとし
、第2のN−型エピタキシャル島領域3aをコレクタと
する一NPN型の寄生トランジスタT2とが形成される
。
従って、外部端子または内部回路端子につながるドレイ
ン領域13から雑音電流が混入した場合、寄生トランジ
スタ′r2がオン状態となり、電源電極15から寄生ト
ランジスタT1のエミッタとベース間の抵抗R,を通っ
て接地電極16に電流が流れる。すると抵抗R1の両端
の電圧が寄生トランジスタT1のベース電圧より高くな
り寄生トランジスタT!がオン状態になる。このとき寄
生トランジスタT1を介して寄生トランジスタT2のベ
ースに電流が流れ、寄生トランジスタT2をより深くオ
ン状態にするという寄生トランジスタT1.T2から成
る正帰還ループが形成され、サーイリスタのオン状態と
同様のラッチアップ現象が発生し異常電流が流れるとい
う重大な欠点があった。
ン領域13から雑音電流が混入した場合、寄生トランジ
スタ′r2がオン状態となり、電源電極15から寄生ト
ランジスタT1のエミッタとベース間の抵抗R,を通っ
て接地電極16に電流が流れる。すると抵抗R1の両端
の電圧が寄生トランジスタT1のベース電圧より高くな
り寄生トランジスタT!がオン状態になる。このとき寄
生トランジスタT1を介して寄生トランジスタT2のベ
ースに電流が流れ、寄生トランジスタT2をより深くオ
ン状態にするという寄生トランジスタT1.T2から成
る正帰還ループが形成され、サーイリスタのオン状態と
同様のラッチアップ現象が発生し異常電流が流れるとい
う重大な欠点があった。
さらにバイポーラ素子とMOSトランジスタとの接地電
位の変動が特性上問題となる。例えば、バイポーラ素子
においては、NPNトランジスタを飽和状態で使用する
場合、サブPNPトランジスタでP型半導体基板1をコ
レクタとして使用する場合など、回路設計上数10mA
の大電流がP型半導体基板1に流れることがある。その
時MO81−ランジスタは数■の電源電圧で使用するの
で、P型半導体基板1を流れた電流がMOSトランジス
タ領域下のP型半導体基板1に異なった電位分布を生じ
P型MO3トランジスタのバックゲート電圧を変動させ
てスレシュホールド電圧を変動させるという欠点があっ
た。
位の変動が特性上問題となる。例えば、バイポーラ素子
においては、NPNトランジスタを飽和状態で使用する
場合、サブPNPトランジスタでP型半導体基板1をコ
レクタとして使用する場合など、回路設計上数10mA
の大電流がP型半導体基板1に流れることがある。その
時MO81−ランジスタは数■の電源電圧で使用するの
で、P型半導体基板1を流れた電流がMOSトランジス
タ領域下のP型半導体基板1に異なった電位分布を生じ
P型MO3トランジスタのバックゲート電圧を変動させ
てスレシュホールド電圧を変動させるという欠点があっ
た。
一方、MO8I−ランジスタがオン、オフ動作をすると
、P型半導体基板1へ寄生トランジスタT、による基板
電流が流れるので、それが雑音電流となってバイポーラ
回路の特性に大きな悪影響を及ぼすという欠点があった
。
、P型半導体基板1へ寄生トランジスタT、による基板
電流が流れるので、それが雑音電流となってバイポーラ
回路の特性に大きな悪影響を及ぼすという欠点があった
。
本発明の目的は、ラッチアップ現象を除去することがで
き、バイポーラ素子及びMOSトランジスタ間相互の悪
影響を除去することができる半導体集積回路装置を提供
することにある。
き、バイポーラ素子及びMOSトランジスタ間相互の悪
影響を除去することができる半導体集積回路装置を提供
することにある。
本願第1の発明の半導体集積回路装置は、一導電型の半
導体基板と、この半導体基板の一生表面に設けられた逆
導電型の第1及び第2のエピタキシャル島領域と、これ
ら第1及び第2のエピタキシャル島領域を互いに絶縁分
離し第1の取出し電極が設けられた一導電型の絶縁分離
領域と、前記第1のエピタキシャル島領域に形成された
バイポーラトランジスタを含むバイポーラ素子領域と、
前記第2のエピタキシャル島領域に形成された一導電型
のMOSトランジスタ領域と、前記第2のエピタキシャ
ル島領域に設けられな一導電型のウェル領域と、このウ
ェル領域に形成された逆導電型のM OS +−ランジ
スタ領域と、この逆導電 型のMOSトランジスタ領域
と前記一導電型のMOSトランジスタ領域との間の前記
第2のエピタキシャル島領域に形成され前記絶縁分N領
域に接続し第2の取出し電極が設けられた一導電型の分
離領域とを有している。
導体基板と、この半導体基板の一生表面に設けられた逆
導電型の第1及び第2のエピタキシャル島領域と、これ
ら第1及び第2のエピタキシャル島領域を互いに絶縁分
離し第1の取出し電極が設けられた一導電型の絶縁分離
領域と、前記第1のエピタキシャル島領域に形成された
バイポーラトランジスタを含むバイポーラ素子領域と、
前記第2のエピタキシャル島領域に形成された一導電型
のMOSトランジスタ領域と、前記第2のエピタキシャ
ル島領域に設けられな一導電型のウェル領域と、このウ
ェル領域に形成された逆導電型のM OS +−ランジ
スタ領域と、この逆導電 型のMOSトランジスタ領域
と前記一導電型のMOSトランジスタ領域との間の前記
第2のエピタキシャル島領域に形成され前記絶縁分N領
域に接続し第2の取出し電極が設けられた一導電型の分
離領域とを有している。
本願第2の発明の半導体集積回路装置は、一導電型の半
導体基板と、この半導体基板の一生表面に設けられた逆
導電型の第1及び第2のエピタキシャル島領域と、これ
ら第1及び第2のエピタキシャル島領域を互いに絶縁分
離し第1の取出し電極が設けられた一導電型の第1の絶
縁分離領域と、前記第1のエピタキシャル島領域に形成
されたバイポーラトランジスタを含むバイポーラ素子領
域と、前記第2のエピタキシャル島領域に形成された一
導電型のMOSトランジスタ領域と、前記第2のエピタ
キシャル島領域に設けられた一導電型のウェル領域と、
このウェル領域に形成された逆導電型のMOSトランジ
スタ領域と、この逆導電型のMOSトランジスタ領域と
前記一導電型のMOSトランジスタ領域との間の前記第
2のエピタキシャル島領域に形成されこれらMOSトラ
ンジスタ領域を互いに絶縁分離しかつ前記第1の絶縁分
離領域に接続し第2の取出し電極が設けられた一導電型
の第2の絶縁分離領域と、前記逆導電型のMOSトラン
ジスタ領域が形成されている側の第2のエピタキシャル
島領域に設けられた第3の取出し電極とを有している。
導体基板と、この半導体基板の一生表面に設けられた逆
導電型の第1及び第2のエピタキシャル島領域と、これ
ら第1及び第2のエピタキシャル島領域を互いに絶縁分
離し第1の取出し電極が設けられた一導電型の第1の絶
縁分離領域と、前記第1のエピタキシャル島領域に形成
されたバイポーラトランジスタを含むバイポーラ素子領
域と、前記第2のエピタキシャル島領域に形成された一
導電型のMOSトランジスタ領域と、前記第2のエピタ
キシャル島領域に設けられた一導電型のウェル領域と、
このウェル領域に形成された逆導電型のMOSトランジ
スタ領域と、この逆導電型のMOSトランジスタ領域と
前記一導電型のMOSトランジスタ領域との間の前記第
2のエピタキシャル島領域に形成されこれらMOSトラ
ンジスタ領域を互いに絶縁分離しかつ前記第1の絶縁分
離領域に接続し第2の取出し電極が設けられた一導電型
の第2の絶縁分離領域と、前記逆導電型のMOSトラン
ジスタ領域が形成されている側の第2のエピタキシャル
島領域に設けられた第3の取出し電極とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本願第1の発明の一実施例を示す断面図である
。
。
[゛型半導体基板1の一生表面には複数のN+型型埋領
領域2形成され、その上に第1及び第2のN−型エピタ
キシャル島領域3.3aが設けられている。
領域2形成され、その上に第1及び第2のN−型エピタ
キシャル島領域3.3aが設けられている。
第1及び第2のN−型エピタキシャル島領域3.3aは
、P型絶縁分離領域5により互いに絶縁分離され、この
P型絶縁分離領域5には取出し領域6を介して取出し電
極7が設けられている。
、P型絶縁分離領域5により互いに絶縁分離され、この
P型絶縁分離領域5には取出し領域6を介して取出し電
極7が設けられている。
第1のN−型エピタキシャル島領域371こは、ベース
領域21.エミッタ領域22及びコレクタ領域23を有
するバイポーラトランジスタを含むバイポーラ素子領域
20が形成されている。
領域21.エミッタ領域22及びコレクタ領域23を有
するバイポーラトランジスタを含むバイポーラ素子領域
20が形成されている。
第2のN−型エピタキシャル島領域3aには、ゲート電
極11a、ソース領域12a及びドレイン領域13aを
有するP型MOSトランジスタ領域10aと、更に第2
のN−型エピタキシャル島領域3a内に設けられたP−
型ウェル領域4にゲート電極11.ソース電極12及び
ドレイン領域13を有するN型MOSトランジスタ領域
10とが形成されている。これらのN型、P型MOSト
ランジスタ領域10.10aの周囲にはチャネルカット
領域14.14aが設けられている。
極11a、ソース領域12a及びドレイン領域13aを
有するP型MOSトランジスタ領域10aと、更に第2
のN−型エピタキシャル島領域3a内に設けられたP−
型ウェル領域4にゲート電極11.ソース電極12及び
ドレイン領域13を有するN型MOSトランジスタ領域
10とが形成されている。これらのN型、P型MOSト
ランジスタ領域10.10aの周囲にはチャネルカット
領域14.14aが設けられている。
P型MOSトランジスタ領域10aとN型MOSトラン
ジスタ領域10との間の第2のN−型エピタキシャル島
領域3aには、P型絶縁分離領域らと接続し取出し電極
9を有するP型の分離領域8が形成されている。
ジスタ領域10との間の第2のN−型エピタキシャル島
領域3aには、P型絶縁分離領域らと接続し取出し電極
9を有するP型の分離領域8が形成されている。
第2図は第1図に示された実施例の絶縁膜30下を見た
平面図である。第1図はA−A’矢視図面に相当する。
平面図である。第1図はA−A’矢視図面に相当する。
取出し電極9を半導体基板1と同じ接地電位点に接続す
ることにより、第4図に示す寄生トランジスタT 、の
エミッタとなるソース領域12aから注入された正孔の
多くは分離領域8に流れ寄生トランジスタ′r1のコレ
クタとなるP−型ウエル領j!!4までは殆んどが到達
しないのでラッ、チアツブ現象を防止することができる
。
ることにより、第4図に示す寄生トランジスタT 、の
エミッタとなるソース領域12aから注入された正孔の
多くは分離領域8に流れ寄生トランジスタ′r1のコレ
クタとなるP−型ウエル領j!!4までは殆んどが到達
しないのでラッ、チアツブ現象を防止することができる
。
また、取出し電極7をバイポーラ素子の接地電位点等に
接続することにより、バイポーラ素子とN型、P型MO
Sトランジスタ領域、10aとの間の相互悪影響を除去
することができる。
接続することにより、バイポーラ素子とN型、P型MO
Sトランジスタ領域、10aとの間の相互悪影響を除去
することができる。
第3図は木頭第2の発明の一実施例を示す断面図である
。
。
この実施例が第1図に示された本願筒1の発明の実施例
と相違する点は、P型の分離領域8の代りに取出し電極
7aと接続するP型絶縁分離領域5aを設けてP型MO
3トランジスタ領域10aとNg1MO5トランジスタ
領域10及びP−型ウェル領域4とを絶縁分離した点と
、絶縁分離されたN−型エピタキシャル島領域3cに取
出し電極18を接続した点である。
と相違する点は、P型の分離領域8の代りに取出し電極
7aと接続するP型絶縁分離領域5aを設けてP型MO
3トランジスタ領域10aとNg1MO5トランジスタ
領域10及びP−型ウェル領域4とを絶縁分離した点と
、絶縁分離されたN−型エピタキシャル島領域3cに取
出し電極18を接続した点である。
取出し電極7aをP型半導体基板1と同じ接地電位点と
接続することにより、寄生トランジスタT、、T2は互
いに絶縁分離されラッチアップ現象はより確実に防止す
ることができる。また、さらにP型絶縁分離領域5aが
P型半導体基板lと接続されている為、P型、N型MO
Sトランジスタ領域10a、10下のP型半導体基板1
の電位の変動を充分おさえられるので、電気的特性の相
互間の悪影響を防止することができる。
接続することにより、寄生トランジスタT、、T2は互
いに絶縁分離されラッチアップ現象はより確実に防止す
ることができる。また、さらにP型絶縁分離領域5aが
P型半導体基板lと接続されている為、P型、N型MO
Sトランジスタ領域10a、10下のP型半導体基板1
の電位の変動を充分おさえられるので、電気的特性の相
互間の悪影響を防止することができる。
また、他と分離されたN−型エピタキシャル島領域3c
の電位を取出し電極18によりP型、N型MOSトラン
ジスタの電源電圧より高くすればラッチアップ現象は完
全に防止することができる。
の電位を取出し電極18によりP型、N型MOSトラン
ジスタの電源電圧より高くすればラッチアップ現象は完
全に防止することができる。
以上説明したように本発明は、バイポーラ素子領域とM
OSトランジスタとの間に取出し電極を有する絶縁分離
領域を設け、P型MO3トランジスタ領域とN型MOS
トランジスタ領域との間に取出し電極を有し前記絶縁分
離領域と接続する分離領域又は絶縁分離領域を設け、ま
たエピタキシャル島領域に取出し電極を設けることによ
り、ラッチアップ現象を除去することができ、かつバイ
ポーラ素子及びMOSトランジスタ間相互の悪影響を除
去することができる効果がある。
OSトランジスタとの間に取出し電極を有する絶縁分離
領域を設け、P型MO3トランジスタ領域とN型MOS
トランジスタ領域との間に取出し電極を有し前記絶縁分
離領域と接続する分離領域又は絶縁分離領域を設け、ま
たエピタキシャル島領域に取出し電極を設けることによ
り、ラッチアップ現象を除去することができ、かつバイ
ポーラ素子及びMOSトランジスタ間相互の悪影響を除
去することができる効果がある。
第1図は本願筒1の発明の一実施例を示す断面図、第2
図は第1図に示された実施例の絶縁膜下を見た平面図、
第3図は本願筒2の発明の一実施例を示す断面図、第4
図は従来の半導体集積回路装置の一例を示す断面図であ
る。 1・・・P型半導体基板、2・・・N+型型埋領領域3
.3a〜3C・・・N−型エピタキシャル島領域1.4
・・・P−型ウェル領域、5.5a、5b・・・P型絶
縁分離領域、6,6a・・・取出し領域、7,7a・・
・取出し電極、8・・・分離領域、9・・・取出し電極
、10・・・N型M OS トランジスタ領域、10a
・・・I)型MOSトランジスタ領域、11.lla・
・・ゲート電極、12.12a・・・ソース領域、13
゜13a・・−ドレイン領域、14.14a・・・チャ
ネルカット領域、15・・・電源電極、16・・・接地
電極、17・・・取出し領域、18・・・取出し電極、
20・・・バイポーラ素子領域、21・・・ベース領域
、22・・・エミッタ領域、23・・・コレクタ領域。
図は第1図に示された実施例の絶縁膜下を見た平面図、
第3図は本願筒2の発明の一実施例を示す断面図、第4
図は従来の半導体集積回路装置の一例を示す断面図であ
る。 1・・・P型半導体基板、2・・・N+型型埋領領域3
.3a〜3C・・・N−型エピタキシャル島領域1.4
・・・P−型ウェル領域、5.5a、5b・・・P型絶
縁分離領域、6,6a・・・取出し領域、7,7a・・
・取出し電極、8・・・分離領域、9・・・取出し電極
、10・・・N型M OS トランジスタ領域、10a
・・・I)型MOSトランジスタ領域、11.lla・
・・ゲート電極、12.12a・・・ソース領域、13
゜13a・・−ドレイン領域、14.14a・・・チャ
ネルカット領域、15・・・電源電極、16・・・接地
電極、17・・・取出し領域、18・・・取出し電極、
20・・・バイポーラ素子領域、21・・・ベース領域
、22・・・エミッタ領域、23・・・コレクタ領域。
Claims (2)
- (1)一導電型の半導体基板と、この半導体基板の一主
表面に設けられた逆導電型の第1及び第2のエピタキシ
ャル島領域と、これら第1及び第2のエピタキシャル島
領域を互いに絶縁分離し第1の取出し電極が設けられた
一導電型の絶縁分離領域と、前記第1のエピタキシャル
島領域に形成されたバイポーラトランジスタを含むバイ
ポーラ素子領域と、前記第2のエピタキシャル島領域に
形成された一導電型のMOSトランジスタ領域と、前記
第2のエピタキシャル島領域に設けられた一導電型のウ
ェル領域と、このウェル領域に形成された逆導電型のM
OSトランジスタ領域と、この逆導電型のMOSトラン
ジスタ領域と前記一導電型のMOSトランジスタ領域と
の間の前記第2のエピタキシャル島領域に形成され前記
絶縁分離領域に接続し第2の取出し電極が設けられた一
導電型の分離領域とを有することを特徴とする半導体集
積回路装置。 - (2)一導電型の半導体基板と、この半導体基板の一主
表面に設けられた逆導電型の第1及び第2のエピタキシ
ャル島領域と、これら第1及び第2のエピタキシャル島
領域を互いに絶縁分離し第1の取出し電極が設けられた
一導電型の第1の絶縁分離領域と、前記第1のエピタキ
シャル島領域に形成されたバイポーラトランジスタを含
むバイポーラ素子領域と、前記第2のエピタキシャル島
領域に形成された一導電型のMOSトランジスタ領域と
、前記第2のエピタキシャル島領域に設けられた一導電
型のウェル領域と、このウェル領域に形成された逆導電
型のMOSトランジスタ領域と、この逆導電型のMOS
トランジスタ領域と前記一導電型のMOSトランジスタ
領域との間の前記第2のエピタキシャル島領域に形成さ
れこれらMOSトランジスタ領域を互いに絶縁分離しか
つ前記第1の絶縁分離領域に接続し第2の取出し電極が
設けられた一導電型の第2の絶縁分離領域と、前記逆導
電型のMOSトランジスタ領域が形成されている側の第
2のエピタキシャル島領域に設けられた第3の取出し電
極とを有することを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61310875A JPS63161658A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61310875A JPS63161658A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63161658A true JPS63161658A (ja) | 1988-07-05 |
Family
ID=18010436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61310875A Pending JPS63161658A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63161658A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03138974A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | Bi―CMOS集積回路 |
JPH03153070A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
-
1986
- 1986-12-25 JP JP61310875A patent/JPS63161658A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03138974A (ja) * | 1989-10-24 | 1991-06-13 | Toshiba Corp | Bi―CMOS集積回路 |
JPH03153070A (ja) * | 1989-11-10 | 1991-07-01 | Seiko Epson Corp | 半導体装置 |
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