JPS60214554A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60214554A JPS60214554A JP59071202A JP7120284A JPS60214554A JP S60214554 A JPS60214554 A JP S60214554A JP 59071202 A JP59071202 A JP 59071202A JP 7120284 A JP7120284 A JP 7120284A JP S60214554 A JPS60214554 A JP S60214554A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 5
- 230000003321 amplification Effects 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004094 preconcentration Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路装置に関し、特にバイポーラ
型の集積回路とＣ−ＭＯＳ型の集積回路とを、同一チッ
プ上に形成する集積回路装置において、Ｃ−ＭＯ３Ｏ３
型図積回路する耐量を改善した半導体集積回路装置に関
するものである。
型の集積回路とＣ−ＭＯＳ型の集積回路とを、同一チッ
プ上に形成する集積回路装置において、Ｃ−ＭＯ３Ｏ３
型図積回路する耐量を改善した半導体集積回路装置に関
するものである。
（従来技術〕
従来の集積回路の一例を第１図により説明する。
図において、１はＰ型基板、２はＮ型エピタキシャル層
、３は表面の保護膜、４は配線用電極、５はＮ型拡散層
、６はＰ型拡散層、７はＰ型拡散層（Ｐ−ウェル）、８
はゲート電極、９はＰ型高濃度拡散層、Ｖ ｄｄ、 Ｖ
ｓｓは電源端子、Ｇはゲート端子、Ｄはドレイン端子
、Ｃはコレクタ端子、Ｅはエミッタ端子、Ｂはベース端
子である。
、３は表面の保護膜、４は配線用電極、５はＮ型拡散層
、６はＰ型拡散層、７はＰ型拡散層（Ｐ−ウェル）、８
はゲート電極、９はＰ型高濃度拡散層、Ｖ ｄｄ、 Ｖ
ｓｓは電源端子、Ｇはゲート端子、Ｄはドレイン端子
、Ｃはコレクタ端子、Ｅはエミッタ端子、Ｂはベース端
子である。
また、領域■はＰチャネルＭＯ５）ランジスタ、領域■
はＮチャネルＭＯ５）ランジスタ、領域■はバイポーラ
ＮＰＮトランジスタである。
はＮチャネルＭＯ５）ランジスタ、領域■はバイポーラ
ＮＰＮトランジスタである。
このような従来の半導体集積回路装置において、Ｃ−Ｍ
Ｏ３回路においては、電源あるいは入出力端子から外来
するサージ等により、寄生のサイリスタ回路（Ｐ−Ｎ−
Ｐ−Ｎ構造）がトリガされ（このように、寄生のサイリ
スタ回路がオンした状態を、ラッチアンプを起こしたと
称する）、誤動作あるいは破壊の原因となる。
Ｏ３回路においては、電源あるいは入出力端子から外来
するサージ等により、寄生のサイリスタ回路（Ｐ−Ｎ−
Ｐ−Ｎ構造）がトリガされ（このように、寄生のサイリ
スタ回路がオンした状態を、ラッチアンプを起こしたと
称する）、誤動作あるいは破壊の原因となる。
このＣ−ＭＯ３回路におけるラッチアンプは、システム
の信頼性上重大な問題であり、できるだけラッチアップ
に対する耐量を上げておくことが望ましい。
の信頼性上重大な問題であり、できるだけラッチアップ
に対する耐量を上げておくことが望ましい。
本発明は、かかる点に鑑みてなされたもので、第１導電
型の半導体基板上に形成されたＣ−ＭＯ８回路のＰチャ
ネルＭＯ３）ランジスタ形成領域とＮチャネルＭＯ３Ｉ
−ランジスタ形成領域との間に第１導電型の高濃度拡散
層を形成し、寄生サイリスタのＰ−Ｎ−Ｐ−Ｎ構造をＰ
ＮＰ ）ランジスタとＮＰＮ）ランジスタとに分解した
ときの該両トランジスタのどちらかあるいは両方の電流
増幅率を小さくすることにより、Ｃ−ＭＯ３回路におけ
るラッチアンプに対する耐量を大きくすることができる
半導体集積回路装置を提供することを目的としている。
型の半導体基板上に形成されたＣ−ＭＯ８回路のＰチャ
ネルＭＯ３）ランジスタ形成領域とＮチャネルＭＯ３Ｉ
−ランジスタ形成領域との間に第１導電型の高濃度拡散
層を形成し、寄生サイリスタのＰ−Ｎ−Ｐ−Ｎ構造をＰ
ＮＰ ）ランジスタとＮＰＮ）ランジスタとに分解した
ときの該両トランジスタのどちらかあるいは両方の電流
増幅率を小さくすることにより、Ｃ−ＭＯ３回路におけ
るラッチアンプに対する耐量を大きくすることができる
半導体集積回路装置を提供することを目的としている。
以下、本発明の実施例を図について説明する。
第２図は本発明の一実施例による半導体集積回路装置の
断面構造図であり、図において、第１図と同一符号のも
のは、同−又は相当部分を示している。
断面構造図であり、図において、第１図と同一符号のも
のは、同−又は相当部分を示している。
第１図に示したものとの相異点は、領域■のＰチャネル
ＭＯ３）ランジスタと領域■のＮチャネルＭＯＳトラン
ジスタとの間に、Ｐ型置濃度拡散層９をウェハ表面から
基板１に達するように形成した点である。
ＭＯ３）ランジスタと領域■のＮチャネルＭＯＳトラン
ジスタとの間に、Ｐ型置濃度拡散層９をウェハ表面から
基板１に達するように形成した点である。
第３図はＣ−ＭＯ３回路における寄生のサイリスク回路
を、ＰＮＰ ）ランジスタ（Ｔｒ １ ）とＮＰＮトラ
ンジスタ（Ｔｒ ２ ）とに構成したものである。
を、ＰＮＰ ）ランジスタ（Ｔｒ １ ）とＮＰＮトラ
ンジスタ（Ｔｒ ２ ）とに構成したものである。
以下、この第３図を用いて本実施例の作用効果について
説明する。ＰＮＰ ）ランジスタ（Ｔｒ １ ）のエミ
ッタは、第１図または第２図におけるＰｃｈＭＯ３）ラ
ンジスタのＰ型拡散層６に相当し、ベースはＮ型エピタ
キシャル層２に相当し、コレクタはＮｃｈＭＯ３）ラン
ジスタのＰ型拡散層（Ｐ−ウェル）７相当する。また、
ＮＰＮ）ランジスタ（Ｔｒ２）のコレクタはＰｃｈＭＯ
３）ランジスタのＮ型エピタキシャル層２に相当し、ベ
ースはＮｃｈＭＯ３）ランジスタのＰ型拡散層（Ｐ−ウ
ェル）７に相当し、エミッタはＮ型拡散層５に相当する
。
説明する。ＰＮＰ ）ランジスタ（Ｔｒ １ ）のエミ
ッタは、第１図または第２図におけるＰｃｈＭＯ３）ラ
ンジスタのＰ型拡散層６に相当し、ベースはＮ型エピタ
キシャル層２に相当し、コレクタはＮｃｈＭＯ３）ラン
ジスタのＰ型拡散層（Ｐ−ウェル）７相当する。また、
ＮＰＮ）ランジスタ（Ｔｒ２）のコレクタはＰｃｈＭＯ
３）ランジスタのＮ型エピタキシャル層２に相当し、ベ
ースはＮｃｈＭＯ３）ランジスタのＰ型拡散層（Ｐ−ウ
ェル）７に相当し、エミッタはＮ型拡散層５に相当する
。
また、抵抗Ｒ１，Ｒ２はそれぞれＰｃｈＭＯＳトランジ
スタのＮ型エピタキシャル層２の抵抗、 ＮｃｈＭＯ３
）ランジスタのＰ型拡散層７の抵抗である。
スタのＮ型エピタキシャル層２の抵抗、 ＮｃｈＭＯ３
）ランジスタのＰ型拡散層７の抵抗である。
この第２図の構造によれば、第３図の寄生サイリスク回
路におけるＮＰＮ トランジスタ（Ｔｒｌ）のベース領
域に高濃度の拡散層９を設けているので、ＮＰＮ）ラン
ジスタ（Ｔｒ １ ）の電流増幅率は小さくなる。また
同時に、Ｐ型置濃度拡散層９はＰ型拡散層（Ｐ−ウェル
）７と比べて、抵抗値が小さいので、第３図の抵抗Ｒ２
が小さくなる。
路におけるＮＰＮ トランジスタ（Ｔｒｌ）のベース領
域に高濃度の拡散層９を設けているので、ＮＰＮ）ラン
ジスタ（Ｔｒ １ ）の電流増幅率は小さくなる。また
同時に、Ｐ型置濃度拡散層９はＰ型拡散層（Ｐ−ウェル
）７と比べて、抵抗値が小さいので、第３図の抵抗Ｒ２
が小さくなる。
以上の２つの効果により、本実施例によれば、従来の第
１図に示した構造と比較して寄生サイリスクが起動され
にくくなり、ラッチアップに対する耐量が向上する。ま
た、上記Ｐ型置濃度拡散層９は、同一チップ上のバイポ
ーラ集積回路の分離に使用するＰ型置濃度拡散層と同じ
ものを使用するため、新たな製造１程の追加を要しない
という利点を有する。
１図に示した構造と比較して寄生サイリスクが起動され
にくくなり、ラッチアップに対する耐量が向上する。ま
た、上記Ｐ型置濃度拡散層９は、同一チップ上のバイポ
ーラ集積回路の分離に使用するＰ型置濃度拡散層と同じ
ものを使用するため、新たな製造１程の追加を要しない
という利点を有する。
以上のように、本発明によれば、第１導電型の基板上に
形成されたＣ−ＭＯ３回路のＰチャネルＭＯ３）ランジ
スタ形成領域とＮチャネルＭＯＳトランジスタ形成領域
との間に、Ｐ型置濃度拡散層を形成したので、上記Ｃ−
Ｍ ＯＳ回路のラッチアンプに対する耐量を増加させる
ことができる効果がある。
形成されたＣ−ＭＯ３回路のＰチャネルＭＯ３）ランジ
スタ形成領域とＮチャネルＭＯＳトランジスタ形成領域
との間に、Ｐ型置濃度拡散層を形成したので、上記Ｃ−
Ｍ ＯＳ回路のラッチアンプに対する耐量を増加させる
ことができる効果がある。
第１図は従来の半導体集積回路装置の一例を示す断面構
造図、第２図は本発明の一実施例による半導体集積回路
装置の断面構造図、第３図はＣ−ＭＯ３集積回路におけ
る寄生サイリスタ回路の説明図である。 １・・・Ｐ型基板、２・・・Ｎ型エピタキシャル層、５
・・・Ｎ型拡散層、６・・・Ｐ型拡散層（Ｐ−ウェル）
、７・・・Ｐ型拡散層、８・・・ゲート電極、９・・・
Ｐ型高濃度拡散層。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第３図 手続補正書（自発） ｌ３和 ５ル ８月２２日 ２、発明の名称 半導体集積回路装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄、及び発明の詳細な説明の
欄 ６、補正の内容 （１１明細書の特許請求の範囲を別紙の通り訂正する。 （２）明細書第２頁第４行のｒＣ−ＭＯ３型集積回路に
」をｒＣ−ＭＯ３型集積回路について破壊または誤動作
に」に訂正する。 （３）同第５貢第２行の「７相当する。」を「７に相当
する。」に訂正する。 （４）同第５頁第１１行及び第１３行のｒＮＰＮトラン
ジスタ（Ｔｒｉ）ＪをｒＮＰＮ）ランジスタ（Ｔｒ２）
Ｊに訂正する。 以 上 特許請求の範囲の欄 （１１第１導電型の半導体基板上に第２導電型のエピタ
キシャル層を形成したウェハにＣ−ＭＯ３回路を形成し
てなる半導体集積回路装置において、上記Ｃ−ＭＯ３回
路を構成する第１導電型のＭＯＳトランジスタ形成領域
と第２導電型のＭＯＳトランジスタ形成領域との間に、
第１導電型の高濃度拡散層を上記ウェハ表面から上記基
板に達するように形成したことを特徴とする半導体集積
回路装置。 （２）上記第１導電型の高濃度拡散層は、上記基板上に
形成されたバイポーラ型集積回路辺各素子奎分離するた
めのＰ型分離拡散層と同じ方法で同時に形成されたもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
造図、第２図は本発明の一実施例による半導体集積回路
装置の断面構造図、第３図はＣ−ＭＯ３集積回路におけ
る寄生サイリスタ回路の説明図である。 １・・・Ｐ型基板、２・・・Ｎ型エピタキシャル層、５
・・・Ｎ型拡散層、６・・・Ｐ型拡散層（Ｐ−ウェル）
、７・・・Ｐ型拡散層、８・・・ゲート電極、９・・・
Ｐ型高濃度拡散層。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第３図 手続補正書（自発） ｌ３和 ５ル ８月２２日 ２、発明の名称 半導体集積回路装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲の欄、及び発明の詳細な説明の
欄 ６、補正の内容 （１１明細書の特許請求の範囲を別紙の通り訂正する。 （２）明細書第２頁第４行のｒＣ−ＭＯ３型集積回路に
」をｒＣ−ＭＯ３型集積回路について破壊または誤動作
に」に訂正する。 （３）同第５貢第２行の「７相当する。」を「７に相当
する。」に訂正する。 （４）同第５頁第１１行及び第１３行のｒＮＰＮトラン
ジスタ（Ｔｒｉ）ＪをｒＮＰＮ）ランジスタ（Ｔｒ２）
Ｊに訂正する。 以 上 特許請求の範囲の欄 （１１第１導電型の半導体基板上に第２導電型のエピタ
キシャル層を形成したウェハにＣ−ＭＯ３回路を形成し
てなる半導体集積回路装置において、上記Ｃ−ＭＯ３回
路を構成する第１導電型のＭＯＳトランジスタ形成領域
と第２導電型のＭＯＳトランジスタ形成領域との間に、
第１導電型の高濃度拡散層を上記ウェハ表面から上記基
板に達するように形成したことを特徴とする半導体集積
回路装置。 （２）上記第１導電型の高濃度拡散層は、上記基板上に
形成されたバイポーラ型集積回路辺各素子奎分離するた
めのＰ型分離拡散層と同じ方法で同時に形成されたもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Claims (1)
- 【特許請求の範囲】 （１１第１導電型の半導体基板上に第２導電型のエピタ
キシャル層を形成したウェハにＣ−ＭＯ３回路を形成し
てなる半導体集積回路装置において、上記Ｃ−ＭＯ３回
路を構成する第１導電型のＭＯＳトランジスタ形成領域
と第２導電型のＭＯＳトランジスタ形成領域との間に、
第１導電型の高濃度拡散層を上記ウェハ表面から上記基
板に達するように形成したことを特徴とする半導体集積
回路装置。 （２）上記第１導電型の高濃度拡散層は、上記基板上に
形成されたバイポーラ型集積回路を各素子と分離するた
めのＰ型分離拡散層と同じ方法で同時に形成されたもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071202A JPS60214554A (ja) | 1984-04-09 | 1984-04-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071202A JPS60214554A (ja) | 1984-04-09 | 1984-04-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214554A true JPS60214554A (ja) | 1985-10-26 |
Family
ID=13453848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071202A Pending JPS60214554A (ja) | 1984-04-09 | 1984-04-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173172A (ja) * | 1989-11-30 | 1991-07-26 | Mitsubishi Electric Corp | 相補型電界効果素子およびその製造方法 |
-
1984
- 1984-04-09 JP JP59071202A patent/JPS60214554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173172A (ja) * | 1989-11-30 | 1991-07-26 | Mitsubishi Electric Corp | 相補型電界効果素子およびその製造方法 |
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