JPS60214554A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60214554A JPS60214554A JP59071202A JP7120284A JPS60214554A JP S60214554 A JPS60214554 A JP S60214554A JP 59071202 A JP59071202 A JP 59071202A JP 7120284 A JP7120284 A JP 7120284A JP S60214554 A JPS60214554 A JP S60214554A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 13
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路装置に関し、特にバイポーラ
型の集積回路とC−MOS型の集積回路とを、同一チッ
プ上に形成する集積回路装置において、C−MO3O3
型図積回路する耐量を改善した半導体集積回路装置に関
するものである。
型の集積回路とC−MOS型の集積回路とを、同一チッ
プ上に形成する集積回路装置において、C−MO3O3
型図積回路する耐量を改善した半導体集積回路装置に関
するものである。
(従来技術〕
従来の集積回路の一例を第1図により説明する。
図において、1はP型基板、2はN型エピタキシャル層
、3は表面の保護膜、4は配線用電極、5はN型拡散層
、6はP型拡散層、7はP型拡散層(P−ウェル)、8
はゲート電極、9はP型高濃度拡散層、V dd、 V
ssは電源端子、Gはゲート端子、Dはドレイン端子
、Cはコレクタ端子、Eはエミッタ端子、Bはベース端
子である。
、3は表面の保護膜、4は配線用電極、5はN型拡散層
、6はP型拡散層、7はP型拡散層(P−ウェル)、8
はゲート電極、9はP型高濃度拡散層、V dd、 V
ssは電源端子、Gはゲート端子、Dはドレイン端子
、Cはコレクタ端子、Eはエミッタ端子、Bはベース端
子である。
また、領域■はPチャネルMO5)ランジスタ、領域■
はNチャネルMO5)ランジスタ、領域■はバイポーラ
NPNトランジスタである。
はNチャネルMO5)ランジスタ、領域■はバイポーラ
NPNトランジスタである。
このような従来の半導体集積回路装置において、C−M
O3回路においては、電源あるいは入出力端子から外来
するサージ等により、寄生のサイリスタ回路(P−N−
P−N構造)がトリガされ(このように、寄生のサイリ
スタ回路がオンした状態を、ラッチアンプを起こしたと
称する)、誤動作あるいは破壊の原因となる。
O3回路においては、電源あるいは入出力端子から外来
するサージ等により、寄生のサイリスタ回路(P−N−
P−N構造)がトリガされ(このように、寄生のサイリ
スタ回路がオンした状態を、ラッチアンプを起こしたと
称する)、誤動作あるいは破壊の原因となる。
このC−MO3回路におけるラッチアンプは、システム
の信頼性上重大な問題であり、できるだけラッチアップ
に対する耐量を上げておくことが望ましい。
の信頼性上重大な問題であり、できるだけラッチアップ
に対する耐量を上げておくことが望ましい。
本発明は、かかる点に鑑みてなされたもので、第1導電
型の半導体基板上に形成されたC−MO8回路のPチャ
ネルMO3)ランジスタ形成領域とNチャネルMO3I
−ランジスタ形成領域との間に第1導電型の高濃度拡散
層を形成し、寄生サイリスタのP−N−P−N構造をP
NP )ランジスタとNPN)ランジスタとに分解した
ときの該両トランジスタのどちらかあるいは両方の電流
増幅率を小さくすることにより、C−MO3回路におけ
るラッチアンプに対する耐量を大きくすることができる
半導体集積回路装置を提供することを目的としている。
型の半導体基板上に形成されたC−MO8回路のPチャ
ネルMO3)ランジスタ形成領域とNチャネルMO3I
−ランジスタ形成領域との間に第1導電型の高濃度拡散
層を形成し、寄生サイリスタのP−N−P−N構造をP
NP )ランジスタとNPN)ランジスタとに分解した
ときの該両トランジスタのどちらかあるいは両方の電流
増幅率を小さくすることにより、C−MO3回路におけ
るラッチアンプに対する耐量を大きくすることができる
半導体集積回路装置を提供することを目的としている。
以下、本発明の実施例を図について説明する。
第2図は本発明の一実施例による半導体集積回路装置の
断面構造図であり、図において、第1図と同一符号のも
のは、同−又は相当部分を示している。
断面構造図であり、図において、第1図と同一符号のも
のは、同−又は相当部分を示している。
第1図に示したものとの相異点は、領域■のPチャネル
MO3)ランジスタと領域■のNチャネルMOSトラン
ジスタとの間に、P型置濃度拡散層9をウェハ表面から
基板1に達するように形成した点である。
MO3)ランジスタと領域■のNチャネルMOSトラン
ジスタとの間に、P型置濃度拡散層9をウェハ表面から
基板1に達するように形成した点である。
第3図はC−MO3回路における寄生のサイリスク回路
を、PNP )ランジスタ(Tr 1 )とNPNトラ
ンジスタ(Tr 2 )とに構成したものである。
を、PNP )ランジスタ(Tr 1 )とNPNトラ
ンジスタ(Tr 2 )とに構成したものである。
以下、この第3図を用いて本実施例の作用効果について
説明する。PNP )ランジスタ(Tr 1 )のエミ
ッタは、第1図または第2図におけるPchMO3)ラ
ンジスタのP型拡散層6に相当し、ベースはN型エピタ
キシャル層2に相当し、コレクタはNchMO3)ラン
ジスタのP型拡散層(P−ウェル)7相当する。また、
NPN)ランジスタ(Tr2)のコレクタはPchMO
3)ランジスタのN型エピタキシャル層2に相当し、ベ
ースはNchMO3)ランジスタのP型拡散層(P−ウ
ェル)7に相当し、エミッタはN型拡散層5に相当する
。
説明する。PNP )ランジスタ(Tr 1 )のエミ
ッタは、第1図または第2図におけるPchMO3)ラ
ンジスタのP型拡散層6に相当し、ベースはN型エピタ
キシャル層2に相当し、コレクタはNchMO3)ラン
ジスタのP型拡散層(P−ウェル)7相当する。また、
NPN)ランジスタ(Tr2)のコレクタはPchMO
3)ランジスタのN型エピタキシャル層2に相当し、ベ
ースはNchMO3)ランジスタのP型拡散層(P−ウ
ェル)7に相当し、エミッタはN型拡散層5に相当する
。
また、抵抗R1,R2はそれぞれPchMOSトランジ
スタのN型エピタキシャル層2の抵抗、 NchMO3
)ランジスタのP型拡散層7の抵抗である。
スタのN型エピタキシャル層2の抵抗、 NchMO3
)ランジスタのP型拡散層7の抵抗である。
この第2図の構造によれば、第3図の寄生サイリスク回
路におけるNPN トランジスタ(Trl)のベース領
域に高濃度の拡散層9を設けているので、NPN)ラン
ジスタ(Tr 1 )の電流増幅率は小さくなる。また
同時に、P型置濃度拡散層9はP型拡散層(P−ウェル
)7と比べて、抵抗値が小さいので、第3図の抵抗R2
が小さくなる。
路におけるNPN トランジスタ(Trl)のベース領
域に高濃度の拡散層9を設けているので、NPN)ラン
ジスタ(Tr 1 )の電流増幅率は小さくなる。また
同時に、P型置濃度拡散層9はP型拡散層(P−ウェル
)7と比べて、抵抗値が小さいので、第3図の抵抗R2
が小さくなる。
以上の2つの効果により、本実施例によれば、従来の第
1図に示した構造と比較して寄生サイリスクが起動され
にくくなり、ラッチアップに対する耐量が向上する。ま
た、上記P型置濃度拡散層9は、同一チップ上のバイポ
ーラ集積回路の分離に使用するP型置濃度拡散層と同じ
ものを使用するため、新たな製造1程の追加を要しない
という利点を有する。
1図に示した構造と比較して寄生サイリスクが起動され
にくくなり、ラッチアップに対する耐量が向上する。ま
た、上記P型置濃度拡散層9は、同一チップ上のバイポ
ーラ集積回路の分離に使用するP型置濃度拡散層と同じ
ものを使用するため、新たな製造1程の追加を要しない
という利点を有する。
以上のように、本発明によれば、第1導電型の基板上に
形成されたC−MO3回路のPチャネルMO3)ランジ
スタ形成領域とNチャネルMOSトランジスタ形成領域
との間に、P型置濃度拡散層を形成したので、上記C−
M OS回路のラッチアンプに対する耐量を増加させる
ことができる効果がある。
形成されたC−MO3回路のPチャネルMO3)ランジ
スタ形成領域とNチャネルMOSトランジスタ形成領域
との間に、P型置濃度拡散層を形成したので、上記C−
M OS回路のラッチアンプに対する耐量を増加させる
ことができる効果がある。
第1図は従来の半導体集積回路装置の一例を示す断面構
造図、第2図は本発明の一実施例による半導体集積回路
装置の断面構造図、第3図はC−MO3集積回路におけ
る寄生サイリスタ回路の説明図である。 1・・・P型基板、2・・・N型エピタキシャル層、5
・・・N型拡散層、6・・・P型拡散層(P−ウェル)
、7・・・P型拡散層、8・・・ゲート電極、9・・・
P型高濃度拡散層。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第3図 手続補正書(自発) l3和 5ル 8月22日 2、発明の名称 半導体集積回路装置 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名 称
(601)三菱電機株式会社 代表者片山仁八部 4、代理人 5、補正の対象 明細書の特許請求の範囲の欄、及び発明の詳細な説明の
欄 6、補正の内容 (11明細書の特許請求の範囲を別紙の通り訂正する。 (2)明細書第2頁第4行のrC−MO3型集積回路に
」をrC−MO3型集積回路について破壊または誤動作
に」に訂正する。 (3)同第5貢第2行の「7相当する。」を「7に相当
する。」に訂正する。 (4)同第5頁第11行及び第13行のrNPNトラン
ジスタ(Tri)JをrNPN)ランジスタ(Tr2)
Jに訂正する。 以 上 特許請求の範囲の欄 (11第1導電型の半導体基板上に第2導電型のエピタ
キシャル層を形成したウェハにC−MO3回路を形成し
てなる半導体集積回路装置において、上記C−MO3回
路を構成する第1導電型のMOSトランジスタ形成領域
と第2導電型のMOSトランジスタ形成領域との間に、
第1導電型の高濃度拡散層を上記ウェハ表面から上記基
板に達するように形成したことを特徴とする半導体集積
回路装置。 (2)上記第1導電型の高濃度拡散層は、上記基板上に
形成されたバイポーラ型集積回路辺各素子奎分離するた
めのP型分離拡散層と同じ方法で同時に形成されたもの
であることを特徴とする特許請求の範囲第1項記載の半
導体集積回路装置。
造図、第2図は本発明の一実施例による半導体集積回路
装置の断面構造図、第3図はC−MO3集積回路におけ
る寄生サイリスタ回路の説明図である。 1・・・P型基板、2・・・N型エピタキシャル層、5
・・・N型拡散層、6・・・P型拡散層(P−ウェル)
、7・・・P型拡散層、8・・・ゲート電極、9・・・
P型高濃度拡散層。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第3図 手続補正書(自発) l3和 5ル 8月22日 2、発明の名称 半導体集積回路装置 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名 称
(601)三菱電機株式会社 代表者片山仁八部 4、代理人 5、補正の対象 明細書の特許請求の範囲の欄、及び発明の詳細な説明の
欄 6、補正の内容 (11明細書の特許請求の範囲を別紙の通り訂正する。 (2)明細書第2頁第4行のrC−MO3型集積回路に
」をrC−MO3型集積回路について破壊または誤動作
に」に訂正する。 (3)同第5貢第2行の「7相当する。」を「7に相当
する。」に訂正する。 (4)同第5頁第11行及び第13行のrNPNトラン
ジスタ(Tri)JをrNPN)ランジスタ(Tr2)
Jに訂正する。 以 上 特許請求の範囲の欄 (11第1導電型の半導体基板上に第2導電型のエピタ
キシャル層を形成したウェハにC−MO3回路を形成し
てなる半導体集積回路装置において、上記C−MO3回
路を構成する第1導電型のMOSトランジスタ形成領域
と第2導電型のMOSトランジスタ形成領域との間に、
第1導電型の高濃度拡散層を上記ウェハ表面から上記基
板に達するように形成したことを特徴とする半導体集積
回路装置。 (2)上記第1導電型の高濃度拡散層は、上記基板上に
形成されたバイポーラ型集積回路辺各素子奎分離するた
めのP型分離拡散層と同じ方法で同時に形成されたもの
であることを特徴とする特許請求の範囲第1項記載の半
導体集積回路装置。
Claims (1)
- 【特許請求の範囲】 (11第1導電型の半導体基板上に第2導電型のエピタ
キシャル層を形成したウェハにC−MO3回路を形成し
てなる半導体集積回路装置において、上記C−MO3回
路を構成する第1導電型のMOSトランジスタ形成領域
と第2導電型のMOSトランジスタ形成領域との間に、
第1導電型の高濃度拡散層を上記ウェハ表面から上記基
板に達するように形成したことを特徴とする半導体集積
回路装置。 (2)上記第1導電型の高濃度拡散層は、上記基板上に
形成されたバイポーラ型集積回路を各素子と分離するた
めのP型分離拡散層と同じ方法で同時に形成されたもの
であることを特徴とする特許請求の範囲第1項記載の半
導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59071202A JPS60214554A (ja) | 1984-04-09 | 1984-04-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59071202A JPS60214554A (ja) | 1984-04-09 | 1984-04-09 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60214554A true JPS60214554A (ja) | 1985-10-26 |
Family
ID=13453848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59071202A Pending JPS60214554A (ja) | 1984-04-09 | 1984-04-09 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60214554A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03173172A (ja) * | 1989-11-30 | 1991-07-26 | Mitsubishi Electric Corp | 相補型電界効果素子およびその製造方法 |
-
1984
- 1984-04-09 JP JP59071202A patent/JPS60214554A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03173172A (ja) * | 1989-11-30 | 1991-07-26 | Mitsubishi Electric Corp | 相補型電界効果素子およびその製造方法 |
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