JPH0577190B2 - - Google Patents
Info
- Publication number
- JPH0577190B2 JPH0577190B2 JP25021785A JP25021785A JPH0577190B2 JP H0577190 B2 JPH0577190 B2 JP H0577190B2 JP 25021785 A JP25021785 A JP 25021785A JP 25021785 A JP25021785 A JP 25021785A JP H0577190 B2 JPH0577190 B2 JP H0577190B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- anode
- diode
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の構造に関し、特にバ
イポーラ型素子を含む集積回路におけるダイオー
ドの構造に関する。
イポーラ型素子を含む集積回路におけるダイオー
ドの構造に関する。
この種のダイオードとして以下に述べる２種の
構造を用いるのが一般的である。
構造を用いるのが一般的である。
第４図に第１の種類のダイオードをその等価回
路図で示す。即ち、この種のダイオードは、集積
回路に用いられるNPNトランジスタのコレクタ
とベースを短絡させてアノード電極とし、NPN
トランジスタのエミツタ電極をカソード電極とし
ている。通常、バイボーラ型集積回路において
は、NPNトランジスタが最も高性能となるよう
に、構造及び製造プロセスが作られている為に、
このエミツタ・ベース（EB）接合を用いたダイ
オードも高性能となり従つて多く用いられる。但
し通常高性能のNPNトランジスタにおいては、
高速化を目的としてEB接合が浅く、高不純物濃
度領域に形成されている為に、逆方向耐圧が低
く、3V以下となる場合が一般的である。半導体
集積回路は5V以上の電源電圧で動作させる場合
が多く、時としてダイオードの逆方向耐圧として
3V以上が要求される場合がある。このように高
逆方向耐圧が必要な場合には通常以下に説明する
コレクタ・ベース（CB）接合を用いたダイオー
ドが用いられる。
路図で示す。即ち、この種のダイオードは、集積
回路に用いられるNPNトランジスタのコレクタ
とベースを短絡させてアノード電極とし、NPN
トランジスタのエミツタ電極をカソード電極とし
ている。通常、バイボーラ型集積回路において
は、NPNトランジスタが最も高性能となるよう
に、構造及び製造プロセスが作られている為に、
このエミツタ・ベース（EB）接合を用いたダイ
オードも高性能となり従つて多く用いられる。但
し通常高性能のNPNトランジスタにおいては、
高速化を目的としてEB接合が浅く、高不純物濃
度領域に形成されている為に、逆方向耐圧が低
く、3V以下となる場合が一般的である。半導体
集積回路は5V以上の電源電圧で動作させる場合
が多く、時としてダイオードの逆方向耐圧として
3V以上が要求される場合がある。このように高
逆方向耐圧が必要な場合には通常以下に説明する
コレクタ・ベース（CB）接合を用いたダイオー
ドが用いられる。
第５図はCB接合を用いたダイオードの断面図
を示す。Ｐ型基板５１上に高濃度ｎ型埋込み領域
５２とｎ型エピタキシヤル領域５３とを形成して
カソード領域とし、ｎ型エピタキシヤル領域５３
の表面に形成されたＰ型領域５４をアノード領域
とし、カソード領域の周囲にＰ型絶縁領域５５を
設ける。そして、表面を絶縁層５７で被つた後、
カソード電極およびアノード電極取り出し用のコ
ンタクトが開口され、Al等の金属膜によるアノ
ード電極５８、カソード電極５９が取り付けられ
る。通常NPNトランジスタのCB接合の逆方向耐
圧は10V以上ある為に、高逆方向耐圧を要するダ
イオードとしては、第５図で示したCB接合ダイ
オードが適していることになる。
を示す。Ｐ型基板５１上に高濃度ｎ型埋込み領域
５２とｎ型エピタキシヤル領域５３とを形成して
カソード領域とし、ｎ型エピタキシヤル領域５３
の表面に形成されたＰ型領域５４をアノード領域
とし、カソード領域の周囲にＰ型絶縁領域５５を
設ける。そして、表面を絶縁層５７で被つた後、
カソード電極およびアノード電極取り出し用のコ
ンタクトが開口され、Al等の金属膜によるアノ
ード電極５８、カソード電極５９が取り付けられ
る。通常NPNトランジスタのCB接合の逆方向耐
圧は10V以上ある為に、高逆方向耐圧を要するダ
イオードとしては、第５図で示したCB接合ダイ
オードが適していることになる。
第５図を用いて説明したCB接合ダイオードに
は構造上、ダイオードのＰ型領域５４をエミツ
タ、ｎ型領域５３をベース、Ｐ型基板５１及びＰ
型絶縁領域５５をコレクタとした寄生PNPトラ
ンジスタが形成されることになる。この寄生
PNP動作によつて、ダイオードに流れる電流の
一部は基板に流入することになる。このことは無
駄な電力の消費という問題以外に、基板電位の上
昇に起因するラツチアツプ等の寄生現象を伴う場
合もあり好ましくない。従つてCB接合ダイオー
ドにおいては、上記寄生PNPトランジスタのhFE
を十分に低くする必要がある。第５図で示す従来
のCB接合ダイオードの場合乗直方向のPNPトラ
ンジスタのhFEはｎ型埋込み領域５２が存在する
為に十分に低いが、Ｐ型絶縁領域５５をコレクタ
領域とする横方向のhFEはかなり高くなるという
欠点がある。
は構造上、ダイオードのＰ型領域５４をエミツ
タ、ｎ型領域５３をベース、Ｐ型基板５１及びＰ
型絶縁領域５５をコレクタとした寄生PNPトラ
ンジスタが形成されることになる。この寄生
PNP動作によつて、ダイオードに流れる電流の
一部は基板に流入することになる。このことは無
駄な電力の消費という問題以外に、基板電位の上
昇に起因するラツチアツプ等の寄生現象を伴う場
合もあり好ましくない。従つてCB接合ダイオー
ドにおいては、上記寄生PNPトランジスタのhFE
を十分に低くする必要がある。第５図で示す従来
のCB接合ダイオードの場合乗直方向のPNPトラ
ンジスタのhFEはｎ型埋込み領域５２が存在する
為に十分に低いが、Ｐ型絶縁領域５５をコレクタ
領域とする横方向のhFEはかなり高くなるという
欠点がある。
そこで第３図に示すようにＰ型アノード領域３
４とＰ型絶縁領域３５との間のＮ型エピタキシヤ
ル領域３３内に、高濃度Ｎ型領域３６を設けるこ
ともできる。この場合、Ｐ型アノード領域３４を
エミツタ、Ｎ型エピタキシヤル領域３３をベー
ス、Ｐ型絶縁領域３５をコレクタとする寄生トラ
ンジスタは、そのベース領域が高濃度Ｎ型領域３
６により遮断されhFEが低下するが、基板への電
流の流入を十分小さくするには高濃度Ｎ型領域３
６を大きく形成しなければならない。
４とＰ型絶縁領域３５との間のＮ型エピタキシヤ
ル領域３３内に、高濃度Ｎ型領域３６を設けるこ
ともできる。この場合、Ｐ型アノード領域３４を
エミツタ、Ｎ型エピタキシヤル領域３３をベー
ス、Ｐ型絶縁領域３５をコレクタとする寄生トラ
ンジスタは、そのベース領域が高濃度Ｎ型領域３
６により遮断されhFEが低下するが、基板への電
流の流入を十分小さくするには高濃度Ｎ型領域３
６を大きく形成しなければならない。
本発明の目的は寄生のhFEの十分に低いCB接合
ダイオードを提供することにある。
ダイオードを提供することにある。
本発明の半導体装置は、Ｐ型基板に形成された
高濃度ｎ型埋込領域とこの基板上に成長したｎ型
エピタキシヤル領域とをｎ型カソード領域とし、
ｎ型エピタキシヤル表面に形成されたＰ型領域を
アノード領域とし、カソード領域の周囲がＰ型絶
縁領域で囲まれた構造を有する半導体集積回路に
おいて、アノード領域と、Ｐ型絶縁領域との間に
カソード領域を囲む不純物領域を設けたことを特
徴とする。
高濃度ｎ型埋込領域とこの基板上に成長したｎ型
エピタキシヤル領域とをｎ型カソード領域とし、
ｎ型エピタキシヤル表面に形成されたＰ型領域を
アノード領域とし、カソード領域の周囲がＰ型絶
縁領域で囲まれた構造を有する半導体集積回路に
おいて、アノード領域と、Ｐ型絶縁領域との間に
カソード領域を囲む不純物領域を設けたことを特
徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第一の実施例を示す断面図で
ある。Ｐ型基板１１上に高濃度ｎ型埋込み領域１
２とｎ型エピタキシヤル領域１３とを形成してｎ
型カソード領域とし、ｎ型エピタキシヤル領域１
３の表面に形成されたＰ型領域をＰ型アノード領
域１４とし、カソード領域の周囲をＰ型絶縁領域
１５で囲み、アノード領域とＰ型絶縁領域１５と
の間に、アノード領域を囲む形でＰ型領域１６を
設ける。Ｐ型領域１６はＰ型アノード領域１４と
同時に形成が可能である。表面を絶縁膜１７で被
つた後、コンタクトが開口されアノード電極１
８、カソード電極１９として各々金属電極を設け
る。Ｐ型領域１６には金属電極は設けない。即
ち、Ｐ型領域１６は電気的に浮遊状態にある。
ある。Ｐ型基板１１上に高濃度ｎ型埋込み領域１
２とｎ型エピタキシヤル領域１３とを形成してｎ
型カソード領域とし、ｎ型エピタキシヤル領域１
３の表面に形成されたＰ型領域をＰ型アノード領
域１４とし、カソード領域の周囲をＰ型絶縁領域
１５で囲み、アノード領域とＰ型絶縁領域１５と
の間に、アノード領域を囲む形でＰ型領域１６を
設ける。Ｐ型領域１６はＰ型アノード領域１４と
同時に形成が可能である。表面を絶縁膜１７で被
つた後、コンタクトが開口されアノード電極１
８、カソード電極１９として各々金属電極を設け
る。Ｐ型領域１６には金属電極は設けない。即
ち、Ｐ型領域１６は電気的に浮遊状態にある。
第１図で示した構造におけるＰ型アノード領域
１４とｎ型エピタキシヤル領域１３とＰ型絶縁領
域１５とＰ型領域１６によつて構成される等価回
路を第２図に示す。Ｐ型アノード領域１４をエミ
ツタ、ｎ型エピタキシヤル領域１３をベース、Ｐ
型領域１６をコレクタとして構成されるPNPト
ランジスタのベース接地電流増幅率をα1、Ｐ型領
域１６をエミツタ、ｎ型エピタキシヤル領域１３
をベース、Ｐ型絶縁領域１５をエミツタとして構
成されるPNPトランジスタのベース接地電流増
幅率をα2とすると、アノードに注入される電流の
α1×α2倍の電流がＰ型絶縁領域に流れることにな
る。ベース接地電流増幅率は１より小さい値であ
り、寄生PNPトランジスタのベース領域の不純
物濃度が低い場合には、エミツタ効率で決定され
る。従つてＰ型領域１６が存在しない第５図の従
来例の場合におけるＰ型アノード領域５４をエミ
ツタ、ｎ型エピタキシヤル領域５３をベース、Ｐ
型絶縁領域５５をコレクタとした場合のPNPト
ランジスタのベース接地電流増幅率α0及びα1，α2
は同程度の値となる。従つてα0＞α1×α2となり、
Ｐ型領域１６を設けることにより、実効的に寄生
のPNPトランジスタのhFEを著しく低減すること
が出来、CB接合ダイオードのアノード電流から、
Ｐ型基板領域に流入する電流の割合を少くするこ
とが可能となる。
１４とｎ型エピタキシヤル領域１３とＰ型絶縁領
域１５とＰ型領域１６によつて構成される等価回
路を第２図に示す。Ｐ型アノード領域１４をエミ
ツタ、ｎ型エピタキシヤル領域１３をベース、Ｐ
型領域１６をコレクタとして構成されるPNPト
ランジスタのベース接地電流増幅率をα1、Ｐ型領
域１６をエミツタ、ｎ型エピタキシヤル領域１３
をベース、Ｐ型絶縁領域１５をエミツタとして構
成されるPNPトランジスタのベース接地電流増
幅率をα2とすると、アノードに注入される電流の
α1×α2倍の電流がＰ型絶縁領域に流れることにな
る。ベース接地電流増幅率は１より小さい値であ
り、寄生PNPトランジスタのベース領域の不純
物濃度が低い場合には、エミツタ効率で決定され
る。従つてＰ型領域１６が存在しない第５図の従
来例の場合におけるＰ型アノード領域５４をエミ
ツタ、ｎ型エピタキシヤル領域５３をベース、Ｐ
型絶縁領域５５をコレクタとした場合のPNPト
ランジスタのベース接地電流増幅率α0及びα1，α2
は同程度の値となる。従つてα0＞α1×α2となり、
Ｐ型領域１６を設けることにより、実効的に寄生
のPNPトランジスタのhFEを著しく低減すること
が出来、CB接合ダイオードのアノード電流から、
Ｐ型基板領域に流入する電流の割合を少くするこ
とが可能となる。
以上説明したように本発明は、Ｐ型基板上に高
濃度ｎ型埋込み領域とｎ型エピタキシヤル領域と
を形成してカソード領域とし、ｎ型エピタキシヤ
ル領域の表面に形成されたＰ型領域をアノード領
域とし、カソード領域の周囲がＰ型絶縁領域で囲
まれたダイオード構造において、アノード領域と
Ｐ型絶縁領域の間に、アノード領域を囲む形で不
純物を設けることにより、アノード領域をエミツ
タ、カソード領域をベース、Ｐ型絶縁領域をコレ
クタとする寄生PNPトランジスタのhFEを十分に
低くすることが出来、ダイオードアノード電流の
Ｐ型基板への流出に伴う消費電力の浪費、及びラ
ツチアツプ等の異常動作を防ぐ効果がある。
濃度ｎ型埋込み領域とｎ型エピタキシヤル領域と
を形成してカソード領域とし、ｎ型エピタキシヤ
ル領域の表面に形成されたＰ型領域をアノード領
域とし、カソード領域の周囲がＰ型絶縁領域で囲
まれたダイオード構造において、アノード領域と
Ｐ型絶縁領域の間に、アノード領域を囲む形で不
純物を設けることにより、アノード領域をエミツ
タ、カソード領域をベース、Ｐ型絶縁領域をコレ
クタとする寄生PNPトランジスタのhFEを十分に
低くすることが出来、ダイオードアノード電流の
Ｐ型基板への流出に伴う消費電力の浪費、及びラ
ツチアツプ等の異常動作を防ぐ効果がある。
第１図は本発明の第１の実施例を示す断面図、
第２図は第１図の構造における寄生PNPトラン
ジスタを示す等価回路図、第３図は本発明を説明
するための従来技術に対する改良例を示す断面
図、第４図は従来の第１の種類のダイオードを示
す等価回路図、第５図は従来の第２の種類のダイ
オードを示す断面図を各々示す。 １１，３１，５１……Ｐ型基板、１２，３２，
５２……高濃度ｎ型埋込み領域、１３，３３，５
３……ｎ型エピタキシヤル領域、１４，３４，５
４……Ｐ型アノード領域、１５，３５，５５……
Ｐ型絶縁領域、１６……Ｐ型領域、３６……高濃
度ｎ型領域、１７，３７，５７……絶縁膜、１
８，３８，５８……アノード電極、１９，３９，
５９……カソード電極。
第２図は第１図の構造における寄生PNPトラン
ジスタを示す等価回路図、第３図は本発明を説明
するための従来技術に対する改良例を示す断面
図、第４図は従来の第１の種類のダイオードを示
す等価回路図、第５図は従来の第２の種類のダイ
オードを示す断面図を各々示す。 １１，３１，５１……Ｐ型基板、１２，３２，
５２……高濃度ｎ型埋込み領域、１３，３３，５
３……ｎ型エピタキシヤル領域、１４，３４，５
４……Ｐ型アノード領域、１５，３５，５５……
Ｐ型絶縁領域、１６……Ｐ型領域、３６……高濃
度ｎ型領域、１７，３７，５７……絶縁膜、１
８，３８，５８……アノード電極、１９，３９，
５９……カソード電極。
Claims (1)
- １ Ｐ型基板に形成された高濃度Ｎ型埋込領域と
該基板上に成長したＮ型エピタキシヤル領域とを
カソード領域とし、該Ｎ型エピタキシヤル領域表
面部分に形成されたＰ型領域をアノード領域と
し、該カソード領域の周囲がＰ型絶縁領域で囲ま
れた構造を有する半導体集積回路において、該ア
ノード領域と該Ｐ型絶縁領域との間に該アノード
領域を囲み電気的に浮遊状態にあるＰ型不純物領
域を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25021785A JPS62109353A (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25021785A JPS62109353A (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109353A JPS62109353A (ja) | 1987-05-20 |
| JPH0577190B2 true JPH0577190B2 (ja) | 1993-10-26 |
Family
ID=17204569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25021785A Granted JPS62109353A (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109353A (ja) |
-
1985
- 1985-11-07 JP JP25021785A patent/JPS62109353A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109353A (ja) | 1987-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07297373A (ja) | 誘導性負荷要素に対する集積ドライバ回路装置 | |
| JP2004207702A (ja) | パワートランジスタおよびそれを用いた半導体集積回路 | |
| JPH0577190B2 (ja) | ||
| JPH1074958A (ja) | 半導体集積回路およびその製造方法 | |
| JPS6359262B2 (ja) | ||
| JPH0440272Y2 (ja) | ||
| JPH0440273Y2 (ja) | ||
| JPH0456465B2 (ja) | ||
| JPH02283070A (ja) | 入力保護回路を備えた半導体集積回路装置 | |
| JPS59181058A (ja) | 半導体装置 | |
| JPH0222545B2 (ja) | ||
| JPS61276340A (ja) | 半導体集積回路装置 | |
| JPH061814B2 (ja) | 半導体装置 | |
| JPS6047436A (ja) | 半導体集積回路 | |
| JPS634715B2 (ja) | ||
| JPS63244876A (ja) | 相補型ｍｉｓ半導体装置及びその製造方法 | |
| JPH0337738B2 (ja) | ||
| JPH04262569A (ja) | 半導体装置 | |
| JPS60149147A (ja) | 半導体集積回路装置 | |
| JPH0428148B2 (ja) | ||
| JPH06350038A (ja) | 半導体集積回路 | |
| JPH0337739B2 (ja) | ||
| JPH0475660B2 (ja) | ||
| JPS59168663A (ja) | 半導体集積回路 | |
| JPS6045051A (ja) | 半導体集積回路 |