JPH0145233B2 - - Google Patents
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- JPH0145233B2 JPH0145233B2 JP59278438A JP27843884A JPH0145233B2 JP H0145233 B2 JPH0145233 B2 JP H0145233B2 JP 59278438 A JP59278438 A JP 59278438A JP 27843884 A JP27843884 A JP 27843884A JP H0145233 B2 JPH0145233 B2 JP H0145233B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は同一半導体チツプ内にＰ及びＮチヤネ
ル型MOSトランジスタを有する相補MOS型の半
導体装置に関する。
ル型MOSトランジスタを有する相補MOS型の半
導体装置に関する。
CMOS型IC（相補MOS型集積回路）は優れた電
気的特性を有することから、従来より多くの応用
分野で使用されている。CMOS構造で構成され
る種々のデバイスのうち、基本的な回路はインバ
ータであつて、その回路構成を第４図に示す。図
示した如くCMOSインバータは、PMOSトラン
ジスタP1とNMOSトランジスタN1とを相互接続
して構成される。即ちこれらトランジスタP1と
N1のゲートを相互接続して入力VINに接続し、ま
たこれらトランジスタのドレインを相互接続して
出力VOUTに接続する。トランジスタP1のソース
を正電源VDDに接続すると共に、トランジスタN1
のソースを接地電源VSSに接続して構成している。
気的特性を有することから、従来より多くの応用
分野で使用されている。CMOS構造で構成され
る種々のデバイスのうち、基本的な回路はインバ
ータであつて、その回路構成を第４図に示す。図
示した如くCMOSインバータは、PMOSトラン
ジスタP1とNMOSトランジスタN1とを相互接続
して構成される。即ちこれらトランジスタP1と
N1のゲートを相互接続して入力VINに接続し、ま
たこれらトランジスタのドレインを相互接続して
出力VOUTに接続する。トランジスタP1のソース
を正電源VDDに接続すると共に、トランジスタN1
のソースを接地電源VSSに接続して構成している。
このようなCMOSインバータに代表される
CMOSデバイスにおいては、PMOSトランジス
タとNMOSトランジスタを形成する場合に、例
えばＮ型基板を使用した場合には、Ｐウエル層と
呼ばれる電気的に分離された領域が形成される。
従つてMOSトランジスタのソース及びドレイン
を形成する拡散領域とＰウエル層及びＮ型基板と
の間で、種々のバイポーラトランジスタが寄生素
子として構成される。
CMOSデバイスにおいては、PMOSトランジス
タとNMOSトランジスタを形成する場合に、例
えばＮ型基板を使用した場合には、Ｐウエル層と
呼ばれる電気的に分離された領域が形成される。
従つてMOSトランジスタのソース及びドレイン
を形成する拡散領域とＰウエル層及びＮ型基板と
の間で、種々のバイポーラトランジスタが寄生素
子として構成される。
この点について、第５図に示したCMOSイン
バータの断面図で説明する。即ち基板１はＮ型の
半導体物質で構成されており、その中にＰ型ウエ
ル層２が形成される。基板１の表面には、Ｐ型の
拡散領域３A，３Bが形成されており、表面上に形
成されたゲート絶縁膜の上に被着形成されたゲー
ト電極４と共にPMOSトランジスタP1を構成し
ている。拡散領域５は、正電源VDDを基板１に接
続するためのＮ型の高ドープ領域である。一方Ｐ
ウエル層２の表面には、Ｎ型の拡散領域６A，６B
が形成されており、Ｐウエル層２の表面上に形成
されたゲート絶縁膜の上に被着形成されたゲート
電極７と共にNMOSトランジスタN1を構成す
る。拡散領域８は、Ｐウエル層２を接地電源VSS
に接続するためのＰ型高ドープ領域である。
バータの断面図で説明する。即ち基板１はＮ型の
半導体物質で構成されており、その中にＰ型ウエ
ル層２が形成される。基板１の表面には、Ｐ型の
拡散領域３A，３Bが形成されており、表面上に形
成されたゲート絶縁膜の上に被着形成されたゲー
ト電極４と共にPMOSトランジスタP1を構成し
ている。拡散領域５は、正電源VDDを基板１に接
続するためのＮ型の高ドープ領域である。一方Ｐ
ウエル層２の表面には、Ｎ型の拡散領域６A，６B
が形成されており、Ｐウエル層２の表面上に形成
されたゲート絶縁膜の上に被着形成されたゲート
電極７と共にNMOSトランジスタN1を構成す
る。拡散領域８は、Ｐウエル層２を接地電源VSS
に接続するためのＰ型高ドープ領域である。
第５図に示したCMOSインバータにおいて、
各所に寄生素子としてバイポーラトランジスタが
形成されており、例えば縦方向（バーチカル）バ
イポーラトランジスタQ1，Q2、横方向（ラテラ
ル）バイポーラトランジスタQ3，Q4等が存在す
る。これらの寄生バイポーラトランジスタと基板
１及びＰウエル層２内における抵抗とを考慮する
と、第６図に示すような等価回路を描くことが可
能である。第６図において接続点９1は基板を示
しており、接続点９2はＰウエル層を示している。
従つて抵抗R1〜R5は基板１内に分布している抵
抗であり、抵抗R6〜R10はＰウエル層２内に分布
している抵抗である。
各所に寄生素子としてバイポーラトランジスタが
形成されており、例えば縦方向（バーチカル）バ
イポーラトランジスタQ1，Q2、横方向（ラテラ
ル）バイポーラトランジスタQ3，Q4等が存在す
る。これらの寄生バイポーラトランジスタと基板
１及びＰウエル層２内における抵抗とを考慮する
と、第６図に示すような等価回路を描くことが可
能である。第６図において接続点９1は基板を示
しており、接続点９2はＰウエル層を示している。
従つて抵抗R1〜R5は基板１内に分布している抵
抗であり、抵抗R6〜R10はＰウエル層２内に分布
している抵抗である。
第６図において、例えば出力VOUTに接地電位
より低い電圧が印加されたとすると、接地電源
VSS−抵抗R9−抵抗R6−トランジスタQ2−出力
VOUTの経路で電流が流れ、トランジスタQ2が導
通状態とされる。その結果トランジスタQ2のコ
レクタ電流が、正電源VDD−抵抗R1−抵抗R4−ト
ランジスタQ2−出力VOUTの経路で流れる。その
結果トランジスタQ4のベース電位が降下し、ト
ランジスタQ4が導通状態となる。するとトラン
ジスタQ1のベース電位が上昇し、トランジスタ
Q1も導通状態となる。このような状態において
は、トランジスタQ1，Q4のコレクタ電流が互い
のベース電流を供給し合うので、出力VOUTに前
記負の印加電圧が消えた後においても、正電源
VDDとの間に電流が流れ続け、即ちラツチアツプ
現象が発生するものである。このようなラツチア
ツプ現象は電源を一度オフしない限り、電流が流
れ続ける。
より低い電圧が印加されたとすると、接地電源
VSS−抵抗R9−抵抗R6−トランジスタQ2−出力
VOUTの経路で電流が流れ、トランジスタQ2が導
通状態とされる。その結果トランジスタQ2のコ
レクタ電流が、正電源VDD−抵抗R1−抵抗R4−ト
ランジスタQ2−出力VOUTの経路で流れる。その
結果トランジスタQ4のベース電位が降下し、ト
ランジスタQ4が導通状態となる。するとトラン
ジスタQ1のベース電位が上昇し、トランジスタ
Q1も導通状態となる。このような状態において
は、トランジスタQ1，Q4のコレクタ電流が互い
のベース電流を供給し合うので、出力VOUTに前
記負の印加電圧が消えた後においても、正電源
VDDとの間に電流が流れ続け、即ちラツチアツプ
現象が発生するものである。このようなラツチア
ツプ現象は電源を一度オフしない限り、電流が流
れ続ける。
このようなサイリスタ回路によるラツチアツプ
現象は、出力VOUTに正の過電圧が印加された場
合でも、また入力端子に正または負の過電圧が印
加された場合でも発生する可能性があり、デバイ
スの損傷或いは劣化を発生する。このため
CMOSデバイスにおける上記のようなラツチア
ツプ現象を防止するために、従来種々の方法が提
案されている。例えば従来のCMOSプロセスを
使用する場合には、入力のダイオードや出力部分
のトランジスタの配置位置を充分考慮して、寄生
トランジスタが活性領域に入らないようにする方
法があり、またVGウエハと呼ばれるエピタキシ
ヤル層を利用した対策とか、SOS（Silicon On
Sapphire）構造等を使用した新しいプロセス技
術を使用して、寄生素子が発生しないような構成
とする方法がある。
現象は、出力VOUTに正の過電圧が印加された場
合でも、また入力端子に正または負の過電圧が印
加された場合でも発生する可能性があり、デバイ
スの損傷或いは劣化を発生する。このため
CMOSデバイスにおける上記のようなラツチア
ツプ現象を防止するために、従来種々の方法が提
案されている。例えば従来のCMOSプロセスを
使用する場合には、入力のダイオードや出力部分
のトランジスタの配置位置を充分考慮して、寄生
トランジスタが活性領域に入らないようにする方
法があり、またVGウエハと呼ばれるエピタキシ
ヤル層を利用した対策とか、SOS（Silicon On
Sapphire）構造等を使用した新しいプロセス技
術を使用して、寄生素子が発生しないような構成
とする方法がある。
しかしながら前者の方法の場合には、チツプパ
ターンの設計段階で寄生素子の特性を充分把握す
ることが困難であり、試行錯誤による改善に頼ら
ざるを得ず、またその場合の対策もパターン間隔
を広げる等の方法によるものであつて、チツプ面
積が増大されがちであるという欠点を有してい
る。また後者の方法の場合には、新しいプロセス
技術を確立する必要があり、コストアツプの増大
を招くという欠点がある。
ターンの設計段階で寄生素子の特性を充分把握す
ることが困難であり、試行錯誤による改善に頼ら
ざるを得ず、またその場合の対策もパターン間隔
を広げる等の方法によるものであつて、チツプ面
積が増大されがちであるという欠点を有してい
る。また後者の方法の場合には、新しいプロセス
技術を確立する必要があり、コストアツプの増大
を招くという欠点がある。
本発明は、CMOSデバイスにおけるラツチア
ツプ現象の原因は、寄生バイポーラトランジスタ
を動作させるに必要な電位を、基板内及びウエル
領域内に存在する抵抗が生み出すことであり、云
いかえると基板とソース拡散とに電位差があるこ
とである点に着目したもので、基板内及びウエル
領域内に存在する抵抗値を下げ、かつチツプサイ
ズを増大させることなくラツチアツプ現象の対策
を可能にした半導体装置を提供しようとするもの
である。
ツプ現象の原因は、寄生バイポーラトランジスタ
を動作させるに必要な電位を、基板内及びウエル
領域内に存在する抵抗が生み出すことであり、云
いかえると基板とソース拡散とに電位差があるこ
とである点に着目したもので、基板内及びウエル
領域内に存在する抵抗値を下げ、かつチツプサイ
ズを増大させることなくラツチアツプ現象の対策
を可能にした半導体装置を提供しようとするもの
である。
本発明は、MOSトランジスタを構成するソー
ス拡散領域、ドレイン拡散領域のうち、ソース拡
散領域内にそれぞれ基板拡散を設置し、素子の外
側だけに設置されていた基板拡散を素子の内側ま
で設けることで、より高い基板とソース拡散との
同電位性をもたせ、ラツチアツプに対して強い相
補MOS型集積回路を得るようにしたものである。
ス拡散領域、ドレイン拡散領域のうち、ソース拡
散領域内にそれぞれ基板拡散を設置し、素子の外
側だけに設置されていた基板拡散を素子の内側ま
で設けることで、より高い基板とソース拡散との
同電位性をもたせ、ラツチアツプに対して強い相
補MOS型集積回路を得るようにしたものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図はシリコンゲートを用いたCMOSイ
ンバータ回路のパターン図である。この図におい
てPMOSトランジスタP1を構成するものは、P+
ソース拡散領域３C、P+ドレイン拡散領域３D、ポ
リシリコンでなるゲート電極４７及び電源VDD配
線（アルミニウム配線）４８と基板とを接続する
N+型の拡散領域５１とがあり、勿論P+ソース拡
散３Cも電源VDDと接続されている。Ｐウエル領域
４９内に形成されたNMOSトランジスタN1を構
成するものは、N+ソース拡散領域６C、N+ドレ
イン拡散領域６D、ポリシリコンでなるゲート電
極４７、及び電源VSS配線（アルミニウム配線）
５０とＰウエル領域４９とを接続するP+型の拡
散領域８１とがあり、勿論N+ソース拡散領域６C
も電源VSSと接続されている。第１図中左下がり
のハツチングはN+拡散領域を示し、右下がりの
ハツチングはP+拡散領域を示す。なお図中、接
続に必要なコンタクト及びP+拡散領域−N+拡散
領域と分離するパターンは省略している。
る。第１図はシリコンゲートを用いたCMOSイ
ンバータ回路のパターン図である。この図におい
てPMOSトランジスタP1を構成するものは、P+
ソース拡散領域３C、P+ドレイン拡散領域３D、ポ
リシリコンでなるゲート電極４７及び電源VDD配
線（アルミニウム配線）４８と基板とを接続する
N+型の拡散領域５１とがあり、勿論P+ソース拡
散３Cも電源VDDと接続されている。Ｐウエル領域
４９内に形成されたNMOSトランジスタN1を構
成するものは、N+ソース拡散領域６C、N+ドレ
イン拡散領域６D、ポリシリコンでなるゲート電
極４７、及び電源VSS配線（アルミニウム配線）
５０とＰウエル領域４９とを接続するP+型の拡
散領域８１とがあり、勿論N+ソース拡散領域６C
も電源VSSと接続されている。第１図中左下がり
のハツチングはN+拡散領域を示し、右下がりの
ハツチングはP+拡散領域を示す。なお図中、接
続に必要なコンタクト及びP+拡散領域−N+拡散
領域と分離するパターンは省略している。
更に本発明の特徴を第１図で説明すると、
PMOS側では、トランジスタの外側のみに設置
されている基板と接続するN+の拡散領域５１と
同等の拡散領域５２が、P+ソース拡散領域３C内
に設置されている。NMOS側では、やはりトラ
ンジスタの外側のみに設置されているＰウエル領
域４９と接続するP+の拡散領域８１と同等の拡
散領域８２がN+ソース拡散領域６C内に設置され
ており、その大きさｌは10μ程度で、l′（20μ程度）
はソース拡散領域幅と同じ幅で設置される。そし
てこの基板拡散を挿入したときに、トランジスタ
特性に影響が出ないように、P+及びN+のソース
拡散領域の残りの部分（ｗ−ｌ）を考慮して設置
されている。
PMOS側では、トランジスタの外側のみに設置
されている基板と接続するN+の拡散領域５１と
同等の拡散領域５２が、P+ソース拡散領域３C内
に設置されている。NMOS側では、やはりトラ
ンジスタの外側のみに設置されているＰウエル領
域４９と接続するP+の拡散領域８１と同等の拡
散領域８２がN+ソース拡散領域６C内に設置され
ており、その大きさｌは10μ程度で、l′（20μ程度）
はソース拡散領域幅と同じ幅で設置される。そし
てこの基板拡散を挿入したときに、トランジスタ
特性に影響が出ないように、P+及びN+のソース
拡散領域の残りの部分（ｗ−ｌ）を考慮して設置
されている。
またこれらの拡散領域５２または８２は、トラ
ンジスタ長Ｗの大きさに応じて複数個設置しても
よい。第２図はその実施例で、トランジスタ長Ｗ
が大きい場合を示す。トランジスタ長Ｗが大きい
場合には、ゲート電極４７をＮ本に分割し構成す
る場合が多く、基本的な考え方は第１図と同等に
なるため、ソース、ドレイン、基板拡散等は同符
号を用いて説明を省略する。
ンジスタ長Ｗの大きさに応じて複数個設置しても
よい。第２図はその実施例で、トランジスタ長Ｗ
が大きい場合を示す。トランジスタ長Ｗが大きい
場合には、ゲート電極４７をＮ本に分割し構成す
る場合が多く、基本的な考え方は第１図と同等に
なるため、ソース、ドレイン、基板拡散等は同符
号を用いて説明を省略する。
しかしながらこれらの考え方、つまりソース拡
散領域に基板拡散を設置する方法は、シリコンゲ
ート構造のみならず、アルミニウムゲート構造の
場合でも使用することができる。その実施例を第
３図に示す。これはトランジスタ部のみとり出
し、PMOS及びNMOSも同様の考え方であるた
め、１つの図で兼示してある。即ちP+ソース拡
散領域３EまたはN+ソース拡散領域６E、及びP+
ドレイン拡散領域３FまたはN+ドレイン拡散領域
６Fがある。P+ソース拡散領域内及びN+ソース拡
散領域内に、それぞれ基板と接続するためのN+
拡散領域５３またはＰウエル領域と接続するため
のP+拡散領域８３が設置されており、その大き
さl1は10μ程度で、l′1はソース拡散領域幅と同じ
幅で設置されている構造である。８０はアルミニ
ウムゲート電極である。
散領域に基板拡散を設置する方法は、シリコンゲ
ート構造のみならず、アルミニウムゲート構造の
場合でも使用することができる。その実施例を第
３図に示す。これはトランジスタ部のみとり出
し、PMOS及びNMOSも同様の考え方であるた
め、１つの図で兼示してある。即ちP+ソース拡
散領域３EまたはN+ソース拡散領域６E、及びP+
ドレイン拡散領域３FまたはN+ドレイン拡散領域
６Fがある。P+ソース拡散領域内及びN+ソース拡
散領域内に、それぞれ基板と接続するためのN+
拡散領域５３またはＰウエル領域と接続するため
のP+拡散領域８３が設置されており、その大き
さl1は10μ程度で、l′1はソース拡散領域幅と同じ
幅で設置されている構造である。８０はアルミニ
ウムゲート電極である。
上記のような基板設置方法は、チツプ内に構成
された全てのPMOS、NMOSトランジスタのソ
ース拡散部分に確実に設置することができ、基板
拡散領域を設置するために素子間を広げたり、レ
イアウト上の制約をあまり受けずに、基板内に存
在する抵抗値を下げ、基板とソース拡散領域の同
電位性を高め、ラツチアツプを防止することがで
きるものである。
された全てのPMOS、NMOSトランジスタのソ
ース拡散部分に確実に設置することができ、基板
拡散領域を設置するために素子間を広げたり、レ
イアウト上の制約をあまり受けずに、基板内に存
在する抵抗値を下げ、基板とソース拡散領域の同
電位性を高め、ラツチアツプを防止することがで
きるものである。
従来起り得るラツチアツプ現象は、CMOSデ
バイスにおいて存在する寄生バイポーラトランジ
スタと抵抗との組み合わせによるサイリスタ回路
の構成によるものである。しかしその中でも、存
在する抵抗を無くしたり、また無くすまでいかな
くともその抵抗値を下げれば、ラツチアツプに対
して強くなる。つまり寄生バイポーラトランジス
タのベース部分となる基板と、寄生バイポーラト
ランジスタのエミツタ部分になるソース拡散領域
に電位差を生じさせない方法であるが、そのため
に素子間を広げ多くの基板拡散を設置したり、素
子配置に制約があつた場合は、チツプサイズが増
大する可能性が大きい。
バイスにおいて存在する寄生バイポーラトランジ
スタと抵抗との組み合わせによるサイリスタ回路
の構成によるものである。しかしその中でも、存
在する抵抗を無くしたり、また無くすまでいかな
くともその抵抗値を下げれば、ラツチアツプに対
して強くなる。つまり寄生バイポーラトランジス
タのベース部分となる基板と、寄生バイポーラト
ランジスタのエミツタ部分になるソース拡散領域
に電位差を生じさせない方法であるが、そのため
に素子間を広げ多くの基板拡散を設置したり、素
子配置に制約があつた場合は、チツプサイズが増
大する可能性が大きい。
しかし本発明によれば、チツプサイズを増大さ
せることなく、また配置方法の制約をあまり受け
ずに、確実に存在する基板、ソース間抵抗値（電
位差）を下げることができ、ラツチアツプに強く
できる。即ちチツプサイズを、電源電圧を下げず
に比例縮小した場合、デバイス内部の電界が強く
なつたり、またトランジスタのgm（コンダクタン
ス）が向上し、ソース・ドレイン間を流れる電流
密度が上がつた時に生じるインパクトイオン化に
よる基板電流を、トランジスタのチヤネル部分に
最も近く、基板拡散を設置するこの施策で、発生
した基板電流をいち早く吸収することができ、従
つて電位差の発生が少なく、基板電流がトリガと
なるラツチアツプ（特にNMOS領域内部で起こ
りやすい）を防止することができるものである。
せることなく、また配置方法の制約をあまり受け
ずに、確実に存在する基板、ソース間抵抗値（電
位差）を下げることができ、ラツチアツプに強く
できる。即ちチツプサイズを、電源電圧を下げず
に比例縮小した場合、デバイス内部の電界が強く
なつたり、またトランジスタのgm（コンダクタン
ス）が向上し、ソース・ドレイン間を流れる電流
密度が上がつた時に生じるインパクトイオン化に
よる基板電流を、トランジスタのチヤネル部分に
最も近く、基板拡散を設置するこの施策で、発生
した基板電流をいち早く吸収することができ、従
つて電位差の発生が少なく、基板電流がトリガと
なるラツチアツプ（特にNMOS領域内部で起こ
りやすい）を防止することができるものである。
第１図は本発明の一実施例を示すパターン平面
図、第２図及び第３図は本発明の他の実施例を説
明するための要部のパターン平面図、第４図は
CMOSインバータ回路図、第５図は同回路の集
積回路断面図、第６図は同回路の電気的等価回路
図である。 P1……PMOSトランジスタ、N1……NMOSト
ランジスタ、３C……P+ソース拡散領域、６C……
N+ソース拡散領域、４９……Ｐウエル領域、５
２……N+拡散領域、８２……P+拡散領域。
図、第２図及び第３図は本発明の他の実施例を説
明するための要部のパターン平面図、第４図は
CMOSインバータ回路図、第５図は同回路の集
積回路断面図、第６図は同回路の電気的等価回路
図である。 P1……PMOSトランジスタ、N1……NMOSト
ランジスタ、３C……P+ソース拡散領域、６C……
N+ソース拡散領域、４９……Ｐウエル領域、５
２……N+拡散領域、８２……P+拡散領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の基板表面に第２導電型のチヤネ
ルを有する第１のMOSトランジスタが形成され、
前記基板に形成された第２導電型のウエル領域に
第１導電型のチヤネルを有する第２のMOSトラ
ンジスタが形成され、前記第１のMOSトランジ
スタのソース領域内にゲート電極下付近まで達す
る第１導電型領域が形成され、前記第２のMOS
トランジスタのソース領域内にゲート電極下付近
まで達する第２導電型領域が形成されたことを特
徴とする半導体装置。 ２ 前記基板及び第１導電型領域は第１電源に接
続され、前記ウエル領域及び第２導電型領域は第
２電源に接続されたことを特徴とする特許請求の
範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278438A JPS61150364A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278438A JPS61150364A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150364A JPS61150364A (ja) | 1986-07-09 |
| JPH0145233B2 true JPH0145233B2 (ja) | 1989-10-03 |
Family
ID=17597340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278438A Granted JPS61150364A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150364A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4099098B2 (ja) | 2002-05-31 | 2008-06-11 | 株式会社リコー | 定着装置・画像形成装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53133382A (en) * | 1977-04-27 | 1978-11-21 | Nec Corp | Complementary type mos integrated circuit |
-
1984
- 1984-12-25 JP JP59278438A patent/JPS61150364A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53133382A (en) * | 1977-04-27 | 1978-11-21 | Nec Corp | Complementary type mos integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61150364A (ja) | 1986-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |