JPS59117799A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS59117799A JPS59117799A JP57231690A JP23169082A JPS59117799A JP S59117799 A JPS59117799 A JP S59117799A JP 57231690 A JP57231690 A JP 57231690A JP 23169082 A JP23169082 A JP 23169082A JP S59117799 A JPS59117799 A JP S59117799A
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- G—PHYSICS
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば絶縁ゲート形電界効果トランジスタ（
以下ｒＭＯ８Ｔ Ｊという。）を基本素子とする半導体
メモリ装置に係り、特に、不良ビットを予備のビットと
置換できる、いわゆる冗長機能つきメモリ装置に関する
ものである。[Detailed Description of the Invention] [Technical Field of the Invention] This invention relates to, for example, an insulated gate field effect transistor (
Hereinafter referred to as rMO8T J. ) as a basic element, and particularly relates to a memory device with a so-called redundancy function, in which defective bits can be replaced with spare bits.
第１図は冗長機能つきメモリ装置の従来例を示すブロッ
ク構成図で、ｉｌｌはマトリックス状に配置されたメモ
リセル・アレイ、（２）は行アドレス信号の入力端子、
（３）はこの行アドレス信号ＡＩ＋ Ａ２＋−Ａｍを受
けて２°本の行選択信号を得る行デコーダ、（４）は列
アドレス信号の入力端子、（６）はこの列アドレス信号
Ａｍ＋１．Ａｍヤ２．−一一一人ｎを受けて２Ｎ本（但
し、ｎ−ｍ＝Ｎ）の列選択信号を得る列デコーダ、（６
）は選択された行および列の交点のメモリセルから読出
されたデータ信号、または選択されたメモリセルへ書き
込むべきデータ信号のための人出力バツファ、（７）は
そのデータ信号の入出力端子、（８）は読出し／書込み
制御用端子である。メモリ装置の機能として必要な他の
信号については、この発明とは直接関係ないので説明を
省略する。FIG. 1 is a block diagram showing a conventional example of a memory device with a redundant function, in which ill is a memory cell array arranged in a matrix, (2) is an input terminal for a row address signal,
(3) is a row decoder which receives this row address signal AI+A2+-Am and obtains 2° row selection signals, (4) is an input terminal for a column address signal, and (6) is a column address signal Am+1. Am Ya 2. - a column decoder which receives 1 and 1 n and obtains 2N (n-m=N) column selection signals, (6
) is a human output buffer for the data signal read from the memory cell at the intersection of the selected row and column, or the data signal to be written to the selected memory cell; (7) is the input/output terminal for the data signal; (8) is a read/write control terminal. Descriptions of other signals necessary for the functions of the memory device will be omitted since they are not directly related to the present invention.
このような構成のメモリ装置において、メモリセル・ア
レイｉｔ）に製造上の欠陥によって、例えば、１ピツ）
または１行の不良ビットか発生し、製造歩留りを低下さ
せることがある。これを救済するために冗長機能つきメ
モリ装置が用いられ、第１図に（９）で示した予備の行
と予備の行デコーダ（ｌＯ）とが配置されている。In a memory device having such a configuration, for example, a single pixel may occur in the memory cell array (it) due to a manufacturing defect.
Alternatively, one row of defective bits may occur, which may reduce manufacturing yield. In order to relieve this problem, a memory device with a redundant function is used, and a spare row and a spare row decoder (lO) shown at (9) in FIG. 1 are arranged.
メモリのウェーハ・テストの段階で不良のビットが検出
されると、その不良ビットを含む行を不活性化し、その
行を選択する信号で予備の行デコーダ（１０）を活性化
するようにし、これに接続された予備の行（９）を当該
不良ビットを含む行の代りに用いる。When a defective bit is detected during the memory wafer test stage, the row containing the defective bit is deactivated, and a spare row decoder (10) is activated with a signal for selecting that row. A spare row (9) connected to is used in place of the row containing the defective bit.
第２図は不良ヒツトを不活性化するための操作を説明す
るための回路図で、（１１）〜（ｌＦｌ’ｌはＭＯ８Ｔ
、 （＋６）は電淵端子、θ力は予備充電制御信号φ
入力端子、（１８′・はワード線駆動信号φ１入力端子
、（１９）はフユーズ、（２０１はワード線、（２１＋
、 （２２１，−−−（２３）は行アドレス信号入力端
子で、Ａ、またはＦ、、Ａ２ｔたはＡ２−−−ＡＴｎま
たは品かそれぞれ供給される。行の数は２ｍ不あるので
、このようなデコーダが２ｍ個（予備の行デコーダを除
いて）存在する。以下ＭＯ８Ｔはｎチャネルとして動作
説明をする。FIG. 2 is a circuit diagram for explaining the operation for inactivating defective humans, (11) to (lFl'l are MO8T
, (+6) is Denbuchi terminal, θ force is pre-charging control signal φ
Input terminal, (18') is word line drive signal φ1 input terminal, (19) is fuse, (201 is word line, (21+
, (221,---(23) is a row address signal input terminal, and A, F, , A2t, A2---ATn, or product is supplied respectively. Since the number of rows is less than 2m, this There are 2m such decoders (excluding spare row decoders).The operation of MO8T will be explained below assuming that it is an n-channel.
さて、端子（１７）に信号φを供給すると２ｍ個の行デ
コーダのノードａは高（ゝゝＨ″）レベルにプリチャー
ジされる。次に各デコーダに特定の行のアドレスに対応
するアドレス信号を供給すると、当該性の行７” コー
ダノＭＯＳＴ（＋２１ 、 Ｑ３） −−−（１４）は
すべてＯＦＦであり、ノードａはゝゝＨ″レベルに保持
されるが、残余の２ＩＩｌ−１個の行デコーｐ−ハＭＯ
８Ｔ （１２） 、 （１３） 、 −−０４）の少な
くとも１つはＯＮ状態となり、ノードａの電位は低（Ｌ
″）レベルとなる。従って、選択された行アドレスに対
応するＭ ＯＳ Ｔ （＋５１１はＯＮ状態となるが、
残余のｚｍ −１個の行に対応するＭＯ８Ｔα５１はＯ
ＦＦ状態となる。従って、その後に端子０７（・へ供給
するワード線駆動信号φ をゝ゛Ｌ″Ｌ″レベ
ルゝゝＨ″レベルにすると、選択された行のワード線（
２０）のみが Ｈレベルになる。い才、この選択された
ワード線（２０）に接続されたメモリセルに欠陥がある
ことが、ウニ−ハチストで判明したとすると、この選択
されたワード線（２０）に挿入されているヒユーズ（１
９）を切断することによって当該ワード線（２ｏ）を不
活性にする。Now, when the signal φ is supplied to the terminal (17), the nodes a of the 2m row decoders are precharged to a high (ゝゝH'') level. Next, an address signal corresponding to the address of a specific row is sent to each decoder. When 7" cordano MOST (+21, Q3) --- (14) of the concerned sex is supplied, all of them are OFF, node a is kept at "H" level, but the remaining 2IIIl-1 row deco p-ha MO
At least one of 8T (12), (13), --04) is in the ON state, and the potential of node a is low (L
'') level. Therefore, M OST (+511) corresponding to the selected row address is in the ON state,
MO8Tα51 corresponding to the remaining zm −1 rows is O
The state becomes FF. Therefore, when the word line drive signal φ supplied to the terminal 07() is set to the "L" level and the "H" level, the word line of the selected row (
20) only becomes H level. Suppose that it is discovered by the urchin hat that the memory cell connected to this selected word line (20) is defective, the fuse (20) inserted in this selected word line (20) 1
9) makes the word line (2o) inactive.
第３図は従来の予備の行デコーダの構成を示す回路図で
、（３１）〜（３８）はＭｏ５Ｔ、＋３ｇは電源端子、
（４０ｊは光電制御イ＝−号７入力端子、（４１）はワ
ード線駆動信号φ１入力端子、（４２）はワード線、（
４３）〜（４８）はヒユーズ、（４９）〜（５４）は行
アドレス信号入力端子で、Ａ１．Ａ３．Ａ２．Ａ２．−
−−Ａｍ、Ａｍがそれぞれ供給される。FIG. 3 is a circuit diagram showing the configuration of a conventional spare row decoder, in which (31) to (38) are Mo5T, +3g is a power supply terminal,
(40j is the photoelectric control I=-7 input terminal, (41) is the word line drive signal φ1 input terminal, (42) is the word line, (
43) to (48) are fuses, (49) to (54) are row address signal input terminals, and A1. A3. A2. A2. −
--Am and Am are respectively supplied.
前述の不良ビットを含み、不活性化したワード線の代り
に置キ換えるために、この予備デコーダを活性化する方
法について説明する。Ｍ ＯＳ Ｔ （３２１〜・１３
ハで構成されるＮＯＲゲートの入力端子（４９）〜（５
４）には上述のように行アドレス信号Ａｌｌ ＡＩ、
Ａ２１ Ａ２゜−−−Ａｍ、ζがそれぞれ供給されるの
で、予備デコーダが活性化されていなければ２ｍ個のＭ
ＯＳ Ｔのうちｍ個のＭ ＯＳ ＴはＯＮ状態にあり
、ノードｂの電位をゝ゛Ｌ″Ｌ″レヘルので、Ｍ ＯＳ
Ｔ （３８ｉは常にＯＦＦ状態にある。したかつて、
予備デコーダのワードｈ （４２）は常に Ｌレベルと
なっている。いま、例えは、Ａ、 ＝ Ａ２＝ −−−
−Ａｍ＝ Ｏのアドレスに不良ヒツトが存在したとす
ると、信号Ａ、、Ａ２゜−−Ａｆ］１かゲートに供給さ
れているＭＯ３Ｔのドレイン側に挿入されているヒユー
ズ（４４）、 （４６）、 −−−（４８）を切断すれ
ば上記信号Ａ１＝Ａ２＝−−−−Ａｍ−’１０″のとき
にこの予備デコーダが選択されることになる。A method of activating this preliminary decoder in order to replace the deactivated word line containing the aforementioned defective bit will be described. M O S T (321~・13
Input terminals (49) to (5) of the NOR gate consisting of
4), as mentioned above, the row address signals All AI,
A21 A2゜---Am and ζ are respectively supplied, so if the preliminary decoder is not activated, 2m M
m of the OS Ts are in the ON state, and the potential of node b is set to the ``L''L'' level, so the MOS
T (38i is always in the OFF state.
Word h (42) of the spare decoder is always at L level. Now, the example is A, = A2= ---
If there is a defective hit at the address of -Am=O, then the fuses (44), (46) inserted on the drain side of MO3T that is supplied to the signal A,, A2゜--Af]1 or the gate. , ---(48), this preliminary decoder will be selected when the signal A1=A2=----Am-'10''.
従来の装置では、上述のように冗長機能を有し、不良ヒ
ツトが生じたときには予備デコーダで予備メモリセルを
選んで、不良ビットの代りをさせることができるように
なっているか、製品として出荷されたものは、その動作
外見上は予備メモリセルを使用しているかどうか、史に
はどの行または列に不良か存在したかを知る手段かなあ
）つた。Conventional devices have a redundancy function as described above, and when a defective bit occurs, a spare decoder selects a spare memory cell to replace the defective bit, or the device is shipped as a product. Apparently, it is a way to tell whether a spare memory cell is being used and which row or column has a defective memory cell.
この＠明は以上のような点に錯みてなされたもので、予
備デコーダ回路を必要に応じて短絡する手段を用いるこ
とによって、冗長機能を使用しているか否か、不良ヒツ
トの存在するアドレスを知ることのできるメモリｉｆｆ
を提供するものでるる。This @mei was made in consideration of the above points, and by using a means to short-circuit the spare decoder circuit as necessary, it is possible to determine whether the redundancy function is being used or not, and to identify the address where the defective person is located. Memory that can be known if
It is something that provides.
第４図はこの発明の一実施例における予備の行デコーダ
の構成を示す回路図で、第３図の従来例と同等部分は同
一符号で示す。この実施例では、行デコーダのＮＯＲ回
路に連列にＭＯ８Ｔ（５りか接続され、そのゲートは外
部入力端子（５６）に接続されている。FIG. 4 is a circuit diagram showing the configuration of a spare row decoder in an embodiment of the present invention, and parts equivalent to those in the conventional example of FIG. 3 are designated by the same reference numerals. In this embodiment, five MO8Ts are connected in series to the NOR circuit of the row decoder, and their gates are connected to the external input terminal (56).
い捷、外部入力端子（５りの電位をＬレベルに保持して
おくと、ＭＯ８Ｔ （５５）はＯＦＦ状態に保持芒れ、
従来装置と全く同様な動作をする。さて、このメモリ装
置が冗長機能を使用しているか否か、そしてどの行を置
換したかを知りたいときには、外部入力端子（５６）の
電位をＨレベルにしてＭＯ８Ｔ（５５）をＯＮ状態にす
る。このときは前述のようにノードｂの電位はＬＬ／ベ
ルとなり、Ｍ Ｏ５Ｔ（３８）はＯＦＦ状態に保持され
る。この状態で、この予備デコーダが選択された場合を
考えると、他のアドレスはすべて非選択であるので、そ
れらのワード線はＯＦＦ状態にあり、この予備デコーダ
のワード線もＯＦＦ状態にあるので、餓１図に示した、
端子（７）への出力はなく、この端子（７）の電位はそ
の部分の回路構成によってＨまたは Ｌレベルに保たれ
る。If the potential of the external input terminal (5) is kept at L level, MO8T (55) will be kept in the OFF state.
It operates exactly the same as the conventional device. Now, if you want to know whether or not this memory device uses the redundancy function and which row has been replaced, set the potential of the external input terminal (56) to H level and turn MO8T (55) on. . At this time, as described above, the potential of node b becomes LL/Bell, and MO5T (38) is held in the OFF state. In this state, if we consider the case where this spare decoder is selected, all other addresses are unselected, so their word lines are in the OFF state, and the word line of this spare decoder is also in the OFF state, so As shown in Figure 1,
There is no output to terminal (7), and the potential of this terminal (7) is kept at H or L level depending on the circuit configuration of that part.
ここで、このメモリ装置の記憶内容１およびゝゝ０に対
応する読出し出力をそれぞれ ＨおよびゝゝＬ″レベル
であるとし、前述のすべてのワード線がＯＦＦ状態のと
きに端子（７）の電位がゝゝ１（“レベルになるものと
すると、予備メモリセルを含めてすべてのメモリセルに
０″を書き込んでおいて、外部入力端子（５６）にゝ゛
１（″レベルにした上で、光アドレスについて読み出し
を省う。これによって、予備メモリセル以外のアドレス
では、いずれも端子（７）に Ｌ″出力か得られるが、
予備メモリセルでは予備デコーダが正常に動作しないの
で、端子（７）にゝゝＨ″出力が得られ、これによって
冗長機能をオ（」用しておることと、そのアドレスとを
知ること力・できる。Here, it is assumed that the readout outputs corresponding to the memory contents 1 and ``0'' of this memory device are at the H and ``L'' levels, respectively, and when all the word lines mentioned above are in the OFF state, the potential of the terminal (7) is If it becomes ``1'' level, write 0'' in all memory cells including the spare memory cells, set the external input terminal (56) to ``1'' level, and then turn the light on. Reading of addresses is omitted.As a result, an L'' output is obtained at the terminal (7) for all addresses other than the spare memory cell, but
Since the spare decoder does not operate normally in the spare memory cell, an "H" output is obtained at the terminal (7), which allows us to know that the redundancy function is turned on and its address. can.
以上、すべてのワード線がＯＦＦ’セ、態のときに端子
（７）の電位かゝ゛Ｈ″Ｈ″レヘル場合について述べた
が、゛Ｌ″レヘレベなるときにも上述の手法に準じて、
冗長機能を利用しておることと、そのアドレスとを知る
ことができる。Above, we have described the case where the potential of terminal (7) is at the "H" level when all word lines are in the OFF state, but the above method can also be applied when the potential at the terminal (7) is at the "L" level.
It is possible to know that the redundant function is being used and its address.
第５図は上述の外部入力端子（５６）へ供給する電圧を
得るための回路例を示す回路図て、ＭＯ８Ｔ（５’７）
〜（６１）を直列に’ｍｆＥｆｃし、！＋４０８Ｔ（
５７）のドレイン端子（６２）に？Ｋ ’ｔｉＬ圧を印
加し、ＭＯ８Ｔ（６１） ノア −７゜を接地するとと
もに途中の点〔図てはＭＯ８Ｔ（６０）のドレイン）
（６３）から得られる分圧された電圧を、第４図の外部
入力端子（５６）へ供給するものである。これによって
、端子（６２）へ接続される外部回路に雑音が重畳して
も、この雑音も分圧されて端子（５６）へ供給されるの
で、雑音による誤動作を防止できる。Figure 5 is a circuit diagram showing an example of a circuit for obtaining the voltage to be supplied to the external input terminal (56) mentioned above.
~(61) in series 'mfEfc, ! +408T(
57) to the drain terminal (62)? Apply K'tiL pressure, ground MO8T (61) -7°, and connect a point in the middle (the drain of MO8T (60) in the figure).
The divided voltage obtained from (63) is supplied to the external input terminal (56) in FIG. As a result, even if noise is superimposed on the external circuit connected to the terminal (62), this noise is also voltage-divided and supplied to the terminal (56), thereby preventing malfunctions due to noise.
なお、上記実施例ではｎチャイ・ル１．ｌｌ０８Ｔを用
いたｔ、６合を示したが、ｐチャネルＭＯ８Ｔを１月い
ても電圧の極性を逆にずれは同様に構成することかでき
る。また、この発明はクイナミンクＭＯ８−ＲＡＭ（Ｒ
ａｎｄｏｍ ＡｃｃｅＳｓ ＭｅｍＯｒ７ ）のみなら
ず、スタティック形ＲＡＭにも適用することができる。Note that in the above embodiment, nchai le 1. Although t, 6 cases using ll08T have been shown, even if a p-channel MO8T is used, the polarity of the voltage can be reversed and the shift can be configured in the same way. This invention also relates to Quinaminck MO8-RAM (R
andomAcceSsMemOr7), but can also be applied to static RAM.
以上詳述したように、この発明になる半導体メモリ装置
では、不良メモリ素子を置き換えるための予備のメモリ
素子とこれに対応する予備のアドレスデコーダとを備え
、この予備のアドレスデコーダを上記不良メモリ素子の
アドレスに相当するアトレース信号か与えられたときに
予備のメモリ素子を選択するようにしたものにおいて、
上記予備のアドレスデコーダを不活性化する手段を設け
たので、上記予備のメモリ素子が使用されているか否か
、また、どのアドレスに使用されているかか判る。とと
もにＭＯ８Ｔ′″′ｃ構成されるＡＮｌ） （またはＮ
０Ｒ）回能からなる予備のアドレスデコーダに並列に接
続され、これを不活性化さ七るＭＯ８Ｔのケートへの制
御電圧を、外部力）ら高電圧信号を受入れ、これを分圧
して得るようにしたので、外部からのイだ号糾にに畳し
て入ってくる雑音の影響を小さくできる。As detailed above, the semiconductor memory device of the present invention includes a spare memory element for replacing a defective memory element and a corresponding spare address decoder, and this spare address decoder is used to replace the defective memory element. A spare memory element is selected when an at trace signal corresponding to the address of is given.
Since means for inactivating the spare address decoder is provided, it is possible to know whether the spare memory element is being used or not, and for which address it is being used. ANl) (or N
It is connected in parallel to a spare address decoder consisting of an external power (0R), which is inactivated.The control voltage for the gate of MO8T is obtained by accepting a high voltage signal from an external force (0R) and dividing it. , it is possible to reduce the influence of noise coming in from outside.
第１図は冗長機能つきメモリ装置の従来例の示すブロッ
ク構成図、第２図は不良ヒツトを不活性化するための操
作を説明するための回路図、第３図は従来の予備のデコ
ータをカーす回路図、第４図はこの発明の一実施例にお
ける予備のデコーダを示す回路図、第５図はこの予備の
デコーダを不活性化するための電圧を得るための回路例
を示す回路図である。
図において、（１）はメモリセル・アレイ、（２＋は行
アドレスデコーダ、（６）は列アドレスデコーダ、（秘
〜（３７）は予備のアドレスデコーダを構成するＭＯ８
Ｔ。
（５５）は予備のアドレスデコーダを不活性化する１こ
めの制御１６号の入力端子、（５７）〜（６１）は分圧
回路を構成するＩＡ ＯＳ ’ｌ’、（６２）は高圧制
御信号供給端子である。
なお、図中同−彷郵は同−一仝たけ和尚部分を示１−。
代理人 葛 野 偏 −（外１名）手続補正書（自
発）
特許庁長官殿
１、事件の表示 持１９ｒ１昭５’７−２３１６
９０号２・発明の名称 半導体メモリ装置３、補正
をする者
事件との関でｇｌ）゛許出’、９ｉｊ人代表者 片 ［
１］ 仁 八 部
４、代理人
５、 補正の対象
明細曹の発明の詳細な説明の）肩
６、 補正の内容
明細用をつぎのとおり訂正する。Figure 1 is a block diagram of a conventional example of a memory device with a redundant function, Figure 2 is a circuit diagram for explaining the operation for inactivating a defective memory device, and Figure 3 is a diagram of a conventional spare decoder. 4 is a circuit diagram showing a spare decoder in an embodiment of the present invention, and FIG. 5 is a circuit diagram showing an example of a circuit for obtaining a voltage for inactivating this spare decoder. It is. In the figure, (1) is the memory cell array, (2+ is the row address decoder, (6) is the column address decoder, and (37) is the MO8 that constitutes the spare address decoder.
T. (55) is the input terminal of the first control No. 16 that deactivates the spare address decoder, (57) to (61) are the IA OS 'l' forming the voltage divider circuit, and (62) is the high voltage control signal. It is a supply terminal. In addition, the same letter in the figure indicates the part of the priest. Agent: Han Kuzuno - (1 other person) Procedural amendment (voluntary) Mr. Commissioner of the Japan Patent Office 1, Case description: Mochi 19r1 1989 5'7-2316
90 No. 2 Title of the invention Semiconductor memory device 3 In connection with the case of the person making the amendment gl) ``Permission'', 9ij representative piece [
1] Part 4, Agent 5, Detailed explanation of the invention of the subject matter of the amendment, Section 6, Part 4 of the detailed description of the amendment shall be corrected as follows.
Claims (1)
対応する予備のアドレスデコーダとを有し、本来のメモ
リ素子に不良が生じたときに、この不良になったメモリ
素子の代りに上記予備のメモリ素子を用い、上記不良に
なったメモリ素子のアドレスを示すアドレス信号か入力
されたときに上記予備のアドレスデコーダが動作して上
記予備のメモリ素子をアクセスするようにしたものにお
いて、上記予備のアドレスデコーダを強制的に不活性化
する手段を備え、上記全メモリ素子に同一の所定情報を
書き込んだ上で、上記予備のアドレスデコーダを不活性
にした状態で全アドレスについて順次読み出し操作を行
うことによって、上記予備のメモリ素子を使用している
ことおよびその使用されているアドレスを知ることがで
きるようにするとともに、上記予備のアドレスデコーダ
を不活性化するための制御信号を高電圧で外部から供＃
８Ｉ−所要電圧値になるように分圧して用いるようにし
たことを特徴とする半導体メモリ装置。 （２） アドレスデコーダが絶縁ゲート形電界効果ト
ランジスタを並列接続してなるＡＮＤ（またはＮ０Ｒ）
回路からなり、このような構成の予備のアドレスデコー
ダに他の絶縁ゲート形電界効果トランジスタを並列に接
続し、上記他の絶縁ゲート形電界効果トランジスタをそ
のゲート信号によって導通させて上記予備のアドレスデ
コーダを不活性化するようにしたことを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。[Claims] +1+ It has a spare memory element and a spare address decoder corresponding to the spare memory element, and when the original memory element becomes defective, it can be used to replace the defective memory element. in which the spare memory element is used, and when an address signal indicating the address of the defective memory element is input, the spare address decoder operates to access the spare memory element. , comprising means for forcibly inactivating the spare address decoder, and after writing the same predetermined information to all the memory elements, sequentially reading out all the addresses with the spare address decoder being inactivated. By performing the operation, it is possible to know that the spare memory element is being used and the address being used, and a control signal for inactivating the spare address decoder is raised. Externally supplied with voltage
8I- A semiconductor memory device characterized in that it is used by dividing the voltage to a required voltage value. (2) AND (or N0R) in which the address decoder consists of insulated gate field effect transistors connected in parallel
The spare address decoder configured as described above is connected in parallel with another insulated gate field effect transistor, and the other insulated gate field effect transistor is made conductive by its gate signal to generate the spare address decoder. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is inactivated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231690A JPS59117799A (en) | 1982-12-24 | 1982-12-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231690A JPS59117799A (en) | 1982-12-24 | 1982-12-24 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117799A true JPS59117799A (en) | 1984-07-07 |
Family
ID=16927466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231690A Pending JPS59117799A (en) | 1982-12-24 | 1982-12-24 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117799A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217497A (en) * | 1986-02-27 | 1987-09-24 | Fujitsu Ltd | Semiconductor memory device |
| JPS6379298A (en) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | Semiconductor storage device |
| JPH04109499A (en) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | Detection circuit for redundancy memory cell address |
-
1982
- 1982-12-24 JP JP57231690A patent/JPS59117799A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217497A (en) * | 1986-02-27 | 1987-09-24 | Fujitsu Ltd | Semiconductor memory device |
| JPS6379298A (en) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | Semiconductor storage device |
| JPH04109499A (en) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | Detection circuit for redundancy memory cell address |
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