JPH07105147B2 - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH07105147B2 JPH07105147B2 JP22552987A JP22552987A JPH07105147B2 JP H07105147 B2 JPH07105147 B2 JP H07105147B2 JP 22552987 A JP22552987 A JP 22552987A JP 22552987 A JP22552987 A JP 22552987A JP H07105147 B2 JPH07105147 B2 JP H07105147B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体メモリ素子をメモリセルとし
て用いた半導体記憶装置に関し、特に紫外線によるデー
タ消去を行なわずに書込みを１回に制限して使用する構
成の半導体記憶装置に関する。The present invention relates to a semiconductor memory device using a non-volatile semiconductor memory element as a memory cell, and more particularly, to a writing operation without erasing data by ultraviolet rays. The present invention relates to a semiconductor memory device configured to be used only once.
（従来の技術） 半導体記憶装置、特に浮遊ゲート構造を有する二重ゲー
ト型の不揮発性メモリ素子をメモリセルとして用いる半
導体記憶装置（EPROM）は、データの再書込みが可能で
あるために、マイクロコンピュータシステムを始めとす
る種々のシステムに利用されている。２重ゲート型の不
揮発性メモリ素子は良く知られているように、浮遊ゲー
トと、制御ゲートの２つのゲート構造を有する。そして
浮遊ゲートに電子が注入されている状態であればそのし
きい値電圧が高くされているので、制御ゲートに高レベ
ル電圧例えば5Vを印加してもメモリ素子は導通しない。
他方、浮遊ゲートに電子が注入されず元の中性状態のま
まであれば、しきい値電圧は低い値のままであるので、
制御ゲートに高レベルの電圧を印加すればメモリ素子は
導通する。このように制御ゲートに高レベル電圧を印加
した時のメモリ素子の導通、非導通状態をデータの
“1"、“0"に対応させることによってデータの記憶がな
される。また、浮遊ゲートに対する電子の注入は、制御
ゲートおよびドレインに通常の電源電圧5Vよりも充分に
高い電圧、例えば12.5Vを印加することにより行われ
る。このような高電圧を印加することによって、ドレイ
ン近傍のチャネル領域でインパクトアイオナイゼーショ
ン（Impact Ionization）を発生し、これによって生じ
る電子・正孔対のうちの電子が浮遊ゲートに注入され
る。一旦浮遊ゲートに注入された電子は消去動作が行わ
れない限り浮遊ゲートに残されているので、記憶テータ
は不揮発的に保持されていることになる。(Prior Art) A semiconductor memory device, especially a semiconductor memory device (EPROM) using a double-gate type non-volatile memory element having a floating gate structure as a memory cell, is capable of rewriting data. It is used in various systems including the system. As is well known, the double gate type non-volatile memory device has two gate structures of a floating gate and a control gate. If electrons are injected into the floating gate, its threshold voltage is raised, so that the memory element does not conduct even if a high level voltage of 5 V is applied to the control gate.
On the other hand, if electrons are not injected into the floating gate and the original neutral state is maintained, the threshold voltage remains low.
When a high level voltage is applied to the control gate, the memory element becomes conductive. In this way, data is stored by associating the conductive and non-conductive states of the memory element when a high level voltage is applied to the control gate with "1" and "0" of data. The injection of electrons into the floating gate is performed by applying a voltage sufficiently higher than the normal power supply voltage of 5V, for example, 12.5V to the control gate and the drain. By applying such a high voltage, impact ionization is generated in the channel region near the drain, and the electrons of the electron-hole pairs generated by this are injected into the floating gate. Since the electrons once injected into the floating gate remain in the floating gate unless the erase operation is performed, the memory data is held in a non-volatile manner.
第15図は前記のような不揮発性メモリ素子をメモリセル
として用いた従来の半導体記憶装置の回路図である。こ
の図において、WL1〜WLmは図示しない行デコーダからの
出力が与えられる行線であり、COL1〜COLnは図示しない
列デコーダからの出力が与えられる列選択線である。こ
の列選択線COL1〜COLnによりｎ個の各列線選択用のMOS
トランジスタC1〜Cnが駆動される。このMOSトランジス
タC1〜Cnはそれぞれ対応する列線BL1〜BLnに一端が接続
され、それらの他端は回路点Ａに共通接続されている。FIG. 15 is a circuit diagram of a conventional semiconductor memory device using the above nonvolatile memory element as a memory cell. In this figure, WL1 to WLm are row lines to which outputs from a row decoder (not shown) are applied, and COL1 to COLn are column selection lines to which outputs from a column decoder (not shown) are applied. These column select lines COL1 to COLn are used to select n column line MOSs.
The transistors C1 to Cn are driven. One end of each of the MOS transistors C1 to Cn is connected to the corresponding column line BL1 to BLn, and the other ends thereof are commonly connected to the circuit point A.
行線WL1〜WLnと列線BL1〜BLnとの交差位置には、２重ゲ
ート型のMOSトランジスタから成るメモリセルM11〜Mmn
が設けられている。これらのメモリセルM11〜Mmnの各制
御ゲートは、対応する行線に接続され、各ドレインは対
応する列線に接続され、さらに各ソースは接地電位VSの
印加点に接続されている。At the intersections of the row lines WL1 to WLn and the column lines BL1 to BLn, memory cells M11 to Mmn composed of double gate type MOS transistors are provided.
Is provided. Each control gate of these memory cells M11 to Mmn is connected to the corresponding row line, each drain is connected to the corresponding column line, and each source is connected to the application point of the ground potential VS.
回路点ＡはセンスアンプS/Aに接続されると共に、デー
タ書込み用のMOSトランジスタＰの一端に接続されてい
る。このMOSトランジスタＰの他端は外部プログラム端
子VPに接続され、またそのゲートにはデータ設定用信号
DINが供給されている。この信号DINは、プログラムする
データの内容に応じて低電位または高電位に変化される
ものである。The circuit point A is connected to the sense amplifier S / A and also to one end of a data writing MOS transistor P. The other end of the MOS transistor P is connected to the external program terminal VP, and its gate has a data setting signal.
DIN is supplied. The signal DIN is changed to a low potential or a high potential according to the content of data to be programmed.
上記メモリセル例えばM11にデータ“0"を書込むために
は、信号DIN及び列選択線COL1を高電位にすることで列
線BL1を高電位に設定すると共に、行線WL1を選択しこれ
を高電位にする。これによって、メモリセルM11のドレ
イン近傍のチャネル領域ではインパクトアイオナイゼー
ションが発生され、その浮遊ゲートに電子が注入され
る。この状態が“0"書込み状態である。In order to write the data "0" to the memory cell M11, for example, the signal DIN and the column selection line COL1 are set to the high potential to set the column line BL1 to the high potential and the row line WL1 is selected. Set to high potential. As a result, impact ionization occurs in the channel region near the drain of the memory cell M11, and electrons are injected into the floating gate. This state is the "0" write state.
またメモリセルM11にデータ“1"を書込み時には、信号D
INを低電位にすることでMOSトランジスタＰを非導通に
して列線BL1が高電位に設定されないうにすることで元
の中性状態を保つ。When data “1” is written to memory cell M11, signal D
The original neutral state is maintained by making the MOS transistor P non-conductive by setting IN to a low potential and not setting the column line BL1 to a high potential.
この半導体記憶装置においては、メモリセルの浮遊ゲー
トに注入された電子は紫外線を照射することにより放出
することができるため、データの再書込みが可能であ
る。In this semiconductor memory device, the electrons injected into the floating gate of the memory cell can be emitted by irradiating with ultraviolet rays, so that data can be rewritten.
第16図には、このような半導体記憶装置の周辺回路を含
む全体の構成が概略的に示されている。すなわち、外部
システムからメモリチップの動作状態を制御し待機状態
にするか否かを決定するためのチップイネーブル信号C
E,および出力バッファ回路を制御し出力バッファ部を高
抵抗状態にするための出力イネーブル信号OEを受けるコ
ントロール回路１によってCE系およびOE系のコントロー
ル信号が発生され、これによってカラムアドレスバッフ
ァ2,ローアドレスバッファ3,カラムデコーダ4,ローデコ
ーダ5,および出力バッファ６が駆動制御される。メモリ
セルアレイ７は第15図に示したように行および列のマト
リクス状に配置された不揮発性メモリセル群から構成さ
れ、またカラムゲート８は前述の列選択用MOSトランジ
スタC1〜Cnより構成されるものである。FIG. 16 schematically shows an overall configuration including a peripheral circuit of such a semiconductor memory device. That is, a chip enable signal C for controlling whether the operating state of the memory chip is controlled by the external system to make the standby state or not.
The CE and OE system control signals are generated by the control circuit 1 which receives the output enable signal OE for controlling the E and output buffer circuits to bring the output buffer unit into the high resistance state. The address buffer 3, the column decoder 4, the row decoder 5, and the output buffer 6 are drive-controlled. The memory cell array 7 is composed of a group of non-volatile memory cells arranged in a matrix of rows and columns as shown in FIG. 15, and the column gate 8 is composed of the aforementioned column selecting MOS transistors C1 to Cn. It is a thing.
このような構成の半導体記憶装置すなわちEPROMは、紫
外線によるデータ消去、および電気的なデータの再書込
みが可能であるが、実際には１回だけのデータ書込みで
使用している場合が多い。このような市場背景から高価
な紫外線透過用窓付きセラミックパッケージの使用を避
け、プラスチックパッケージに封止した低価格の半導体
記憶装置が商品化されている。これは、EPROMでありな
がら１回だけしかデータの書込みを行なうことができな
いためワンタイムPROM（One Time PROM;OTP）と呼ばれ
ている。A semiconductor memory device having such a structure, that is, an EPROM, can erase data by ultraviolet rays and rewrite electrical data, but in reality, it is often used only once for data writing. From such a market background, a low-priced semiconductor memory device sealed in a plastic package has been commercialized while avoiding the use of an expensive ceramic package with an ultraviolet ray transmitting window. This is called an one-time PROM (OTP) because it can write data only once even though it is an EPROM.
このようなワンタイムPROMにあっては、プラスチックパ
ッケージに一旦封止してしまうと紫外線によるデータ消
去が行なえないので、各メモリセルにデータ“1"を記憶
した状態すなわち浮遊ゲートに電子が注入されていない
状態で製品を出荷する必要がある。In such a one-time PROM, once it is sealed in a plastic package, data cannot be erased by ultraviolet light, so data “1” is stored in each memory cell, that is, electrons are injected into the floating gate. Need to ship the product in the not yet condition.
このため、出荷時にはデータ“0"の書込み試験を行なう
ことができないので、読出し速度等の電気的特性試験を
行なうことができなかった。For this reason, the writing test of data "0" cannot be performed at the time of shipment, so that the electrical characteristic test such as the reading speed cannot be performed.
（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、従来の不
揮発性半導体記憶装置では低コストを実現するためにプ
ラスチックパッケージに封止するとデータの読出し速度
を測定できなくなる点を改善し、プラスチックパッケー
ジに封止した後にもデータの読出し速度を正確に測定で
きるようにし、信頼性が高くしかも廉価な不揮発性半導
体記憶装置を提供することを目的とする。(Problems to be Solved by the Invention) The present invention has been made in view of the above-mentioned circumstances. In a conventional nonvolatile semiconductor memory device, a data read speed is measured when the device is sealed in a plastic package in order to realize low cost. It is an object of the present invention to provide a highly reliable and inexpensive nonvolatile semiconductor memory device by improving the problem that it cannot be performed and allowing the data reading speed to be accurately measured even after being sealed in a plastic package.
［発明の構成］ （問題点を解決するための手段） この発明による半導体記憶装置にあっては、行および列
のマトリクス状に配置された不揮発性メモリセルより成
るメモリセルアレイと、このメモリセルに接続される複
数の行線および列線と、アドレス信号に基づき前記行線
を選択する行デコーダと、前記行線のいずれかと同一の
アドレスで指定されるダミー行線と、制御ゲートが前記
ダミー行線と接続され、ドレインと前記列線間及びソー
スと電源端子間のうち少なくとも一方が非導通状態であ
るダミーセルと、同一のアドレスで指定される行線とダ
ミー行線のいずれかを選択する選択手段とを具備したも
のである。[Configuration of the Invention] (Means for Solving the Problems) In the semiconductor memory device according to the present invention, a memory cell array composed of nonvolatile memory cells arranged in a matrix of rows and columns, and this memory cell A plurality of row lines and column lines connected to each other, a row decoder that selects the row line based on an address signal, a dummy row line designated by the same address as one of the row lines, and a control gate that is the dummy row. A dummy cell connected to a line and having at least one of a drain and the column line and between a source and a power supply terminal in a non-conductive state, and a selection for selecting one of a row line and a dummy row line designated by the same address And means.
（作用） 前記構成の半導体記憶装置にあっては、テストモード時
においてダミー行線を選択するとデータ“0"の読出しを
行なうことができ、またメモリセルに接続される行線を
選択するとデータ“1"の読出しを行なうことができるの
で、メモリセルにデータを書込むことなくデータの読出
し速度を測定することが可能となる。したがって、この
半導体記憶装置をプラスチックパッケージに封止してワ
ンタイムPROMとして使用する場合にも動作テストを行な
うことが可能となり、廉価でしかも信頼性の高い不揮発
性半導体記憶装置が得られる。(Operation) In the semiconductor memory device having the above configuration, data "0" can be read by selecting the dummy row line in the test mode, and data "0" can be read by selecting the row line connected to the memory cell. Since 1 "can be read, the data read speed can be measured without writing data in the memory cell. Therefore, an operation test can be performed even when this semiconductor memory device is sealed in a plastic package and used as a one-time PROM, and an inexpensive and highly reliable nonvolatile semiconductor memory device can be obtained.
（実施例） 以下、図面を参照してこの発明の実施例を説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.
第１図にこの発明の一実施例に係る半導体記憶装置の全
体の構成を概略的に示す。この半導体記憶装置にあって
は、浮遊ゲートに電子が注入されておらずデータ“1"が
記憶された状態の不揮発性メモリセルより構成されるメ
モリセルアレイ７の他に、データ“0"が記憶された状態
と等価な状態に設定されたダミーセルより構成されるダ
ミーセルアレイ10を設け、このダミーセルアレイ10をテ
ストモード時に第２のローデコーダ11によって選択する
ことでデータの読出し速度の測定が行なえるようになっ
ている。FIG. 1 schematically shows the overall structure of a semiconductor memory device according to an embodiment of the present invention. In this semiconductor memory device, data “0” is stored in addition to the memory cell array 7 composed of the non-volatile memory cells in which data “1” is stored without electrons being injected into the floating gate. By providing a dummy cell array 10 composed of dummy cells set to a state equivalent to the selected state and selecting the dummy cell array 10 by the second row decoder 11 in the test mode, the data read speed can be measured. It is like this.
第２のローデコーダ11は、テストモード時においてロー
アドレスバッファ３に供給されるアドレス信号Ai+1,A
i+2，…AJが例えば全て“1"レベルになった際にダミー
行線DWLを駆動してダミーセルアレイ10を選択し、また
通常動作モード時においてアドレス信号Ai+1,Ai+2，…A
Jが全て“1"レベルになった際には行線WLmを駆動してメ
モリセルアレイ７の対応するメモリセルを選択する。The second row decoder 11 receives the address signals A i + 1 , A supplied to the row address buffer 3 in the test mode.
When all the i + 2 , ... A J are at the "1" level, the dummy row line DWL is driven to select the dummy cell array 10, and the address signals A i + 1 , A i + in the normal operation mode are selected. 2 ,… A
When all J are at "1" level, the row line WLm is driven to select the corresponding memory cell in the memory cell array 7.
テストモード時と通常動作モード時におけるローデコー
ダ11のこのような行線選択動作の切替は、外部からのチ
ップイネーブル信号▲▼を受ける▲▼系のコン
トロール回路12によって制御される。The switching of the row line selecting operation of the row decoder 11 in the test mode and the normal operation mode is controlled by the control circuit 12 of the ▼ system which receives the chip enable signal ▲ ▼ from the outside.
ローアドレスバッファ３の出力状態は、入力されるアド
レス信号Ai+1,Ai+2，…AJの内容だけでなく、▲▼
系のコントロール回路12と、外部からの出力イネーブル
信号▲▼を受ける▲▼系のコントロール回路13
とによっても制御され、テストモード時でしかも出力イ
ネーブル信号▲▼が“0"レベルの場合には入力アド
レスの内容に係わらずアドレス信号Ai+1,Ai+2，…AJが
全て“1"レベルになった時と等価の出力状態となる。The output state of the row address buffer 3, an address signal input A i + 1, A i + 2, not only the contents of ... A J, ▲ ▼
System control circuit 12 and ▲ ▼ system control circuit 13 that receives an output enable signal ▲ ▼ from the outside
And it is also controlled by the test mode, yet the output enable signal ▲ ▼ "0" address signal A i + 1 regardless of the contents of the input address in case of level, A i + 2, ... A J are all " The output state is equivalent to when the level becomes 1 ".
▲▼系のコントロール回路12は付加回路12a,12bお
よび▲▼回路12cにより構成されており、また▲
▼系のコントロール回路13は付加回路13aおよび▲
▼回路13bにより構成されている。The ▲ ▼ system control circuit 12 is composed of additional circuits 12a and 12b and ▲ ▼ circuit 12c.
▼ system control circuit 13 includes additional circuit 13a and ▲
▼ It is composed of the circuit 13b.
テストモード設定は、▲▼信号を通常の読出し時の
論理“1"レベルよりも高い電位にする事により付加回路
12aの出力信号CEH,▲▼をそれぞれ“0"レベル，
“1"レベルに切替ることで行われる。この付加回路12a
の出力信号CEHは、CE回路12c,OE回路13bおよびローデコ
ーダ11に供給され、また出力信号▲▼は付加回路
13aおよびローデコーダ11に供給される。The test mode is set by setting the ▲ ▼ signal to a potential higher than the logic "1" level during normal reading.
12a output signal CEH, ▲ ▼ are set to "0" level,
It is done by switching to "1" level. This additional circuit 12a
Output signal CEH is supplied to CE circuit 12c, OE circuit 13b and row decoder 11, and output signal ▲ ▼ is an additional circuit.
13a and the row decoder 11.
付加回路12bの出力信号▲▼は前述したローアド
レスバッファ３の出力状態の制御に使用される。すなわ
ち、出力イネーブル信号▲▼が“1"レベルの時には
付加回路12bの出力信号▲▼は付加回路13aによっ
て“0"レベルに設定され、この場合にはローアドレスバ
ッファ３の出力状態は入力アドレスに対応したものとな
る。一方、出力イネーブル入力信号▲▼が“0"レベ
ルの時には出力信号▲▼は“1"レベルとなり、ロ
ーアドレスバッファ３の出力状態は入力アドレスの内容
に係わらずアドレス信号Ai+1,Ai+2，…AJが全て“1"レ
ベルになった時と等価になる。The output signal ▲ ▼ of the additional circuit 12b is used to control the output state of the row address buffer 3 described above. That is, when the output enable signal ▲ ▼ is at "1" level, the output signal ▲ ▼ of the additional circuit 12b is set to "0" level by the additional circuit 13a. In this case, the output state of the row address buffer 3 becomes the input address. It will be compatible. On the other hand, when the output enable input signal ▲ ▼ is at "0" level, the output signal ▲ ▼ becomes at "1" level, and the output state of the row address buffer 3 is the address signals A i + 1 , A i regardless of the contents of the input address. +2 , ... AJ is equivalent to when all are at "1" level.
この時、付加回路12aの出力信号CEH,▲▼がそれ
ぞれ“0"レベル，“1"レベルのテストモード時であれ
ば、ローデコーダ２はダミー行線DWLを選択する。At this time, if the output signals CEH, ▲ ▼ of the additional circuit 12a are in the test mode of "0" level and "1" level, respectively, the row decoder 2 selects the dummy row line DWL.
つまり、この半導体記憶装置にあっては、テストモード
が設定されると出力イネーブル信号▲▼の切替わり
毎にメモリセルアレイ７とダミーセルアレイ10が交互に
選択されるので、データ“1"の読出しとデータ“0"の読
出しを交互に行ないその際の列線の電位変化を観測する
ことでデータの読出し速度の測定が可能となる。That is, in this semiconductor memory device, when the test mode is set, the memory cell array 7 and the dummy cell array 10 are alternately selected each time the output enable signal ▲ ▼ is switched, so that the data "1" is read. The data read speed can be measured by alternately reading the data “0” and observing the potential change of the column line at that time.
以下第２図乃至第６図を参照して第１図に示されている
各ブロックの具体的な構成について説明する。The specific configuration of each block shown in FIG. 1 will be described below with reference to FIGS. 2 to 6.
まず第２図には▲▼系のコントロール回路12の具体
的な回路構成が示されている。▲▼回路12cはチッ
プイネーブル信号▲▼を所定期間遅延させて出力す
る構成のもので、ＰチャネルMOSトランジスタとＮチャ
ネルMOSトランジスタから成るCMOSインバータとNAND型
回路とから構成されている。付加回路12aは通常の構成
の高電圧検知回路より成り、その出力信号CEH,▲
▼は、▲▼が“0"または“1"の通常の論理レベルの
場合にはそれぞれ“1"レベル，“0"レベルとなり、▲
▼が高電圧例えば12.5Vの時に“0"レベル、“1"レベ
ルにそれぞれ設定される。▲▼回路12c内の回路120
はNAND型回路を構成しており、この回路には▲▼と
同相の信号および付加回路12aの出力信号CEHが入力され
る。CE回路12cの出力信号▲▼はいわゆるパワー
ダウン信号であり、チップイネーブル信号▲▼が通
常の論理“0"または“1"レベルの際にはそれと同相の信
号となる。また、▲▼が高電圧例えば12.5Vの時に
は付加回路12aの出力信号CEHが“0"レベルになるので、
回路120の出力が“1"レベルに固定され、▲▼は
“0"レベルに固定される。First, FIG. 2 shows a specific circuit configuration of the control circuit 12 of the system. The circuit 12c is configured to delay and output the chip enable signal {circle around (3)} for a predetermined period, and is composed of a CMOS inverter composed of a P channel MOS transistor and an N channel MOS transistor, and a NAND type circuit. The additional circuit 12a is composed of a high voltage detection circuit of a normal configuration, and its output signal CEH,
▼ becomes “1” level and “0” level when ▲ ▼ is a normal logic level of “0” or “1”, respectively.
When ▼ is a high voltage, for example, 12.5V, it is set to “0” level and “1” level, respectively. ▲ ▼ Circuit 120 in circuit 12c
Constitutes a NAND type circuit, and the signal in phase with ▲ ▼ and the output signal CEH of the additional circuit 12a are inputted to this circuit. The output signal ▲ ▼ of the CE circuit 12c is a so-called power-down signal, and when the chip enable signal ▲ ▼ is a normal logic "0" or "1" level, it becomes a signal in phase with it. Further, when ▲ ▼ is a high voltage, for example, 12.5V, the output signal CEH of the additional circuit 12a becomes “0” level,
The output of the circuit 120 is fixed at "1" level, and ▲ ▼ is fixed at "0" level.
付加回路12bはNAND型回路から構成され、回路120の出力
および後述する▲▼系コントロール回路13内の付加
回路13aの出力信号が入力されている。この付加回路1
2bの出力信号▲▼はテストモード時に入力信号
の反転信号が出力され、後述するローアドレスバッファ
３に入力されている。The additional circuit 12b is composed of a NAND type circuit, and receives the output of the circuit 120 and the output signal of the additional circuit 13a in the system control circuit 13 described later. This additional circuit 1
The output signal 2b of 2b is an inverted signal of the input signal in the test mode and is input to the row address buffer 3 described later.
第３図は▲▼系のコントロール回路13の具体的な回
路構成である。▲▼回路13b内の回路130はNAND型回
路から構成され、前記付加回路12aの出力信号CEHが入力
されている。すなわち、この▲▼回路13bの出力信
号▲▼,OE1は、テストモード時においてそれぞれ
“0"レベル，“1"レベルに固定され、出力イネーブル入
力信号▲▼に係わらず読出し状態となる。付加回路
13aはインバータ回路およびNAND型回路から構成されて
おり、NAND型回路の一方の入力には前記付加回路12aの
出力信号▲▼が入力されている。FIG. 3 shows a specific circuit configuration of the control circuit 13 of the system. (3) The circuit 130 in the circuit 13b is composed of a NAND type circuit and receives the output signal CEH of the additional circuit 12a. That is, the output signals {circle around (1)} and OE1 of the {circle around (13)} circuit 13b are fixed to the "0" level and the "1" level, respectively, in the test mode, and are in the read state regardless of the output enable input signal {circle around (3)}. Additional circuit
Reference numeral 13a includes an inverter circuit and a NAND type circuit, and the output signal ▲ ▼ of the additional circuit 12a is input to one input of the NAND type circuit.
通常動作モードにおいては付加回路12aの出力信号▲
▼は“0"レベルのままであり、付加回路13aの出力
信号Ｏは出力イネーブル信号▲▼に依存せず“1"レ
ベルに固定されたままである。テストモード時には信号
▲▼が“1"レベルとなるので、出力イネーブル信
号▲▼と同相の出力信号が出力される。この付加
回路13aの出力信号は▲▼系のコントロール回路1
2の付加回路12bに供給されるので、この付加回路12bの
出力信号▲▼は出力イネーブル信号▲▼の反
転となる。Output signal of additional circuit 12a in normal operation mode
▼ remains at "0" level, and the output signal O of the additional circuit 13a remains fixed at "1" level without depending on the output enable signal ▲ ▼. In the test mode, the signal ▲ ▼ becomes "1" level, so that the output signal in phase with the output enable signal ▲ ▼ is output. The output signal of this additional circuit 13a is the control circuit 1 of the ▲ ▼ system.
Since it is supplied to the second additional circuit 12b, the output signal ▲ ▼ of this additional circuit 12b is the inversion of the output enable signal ▲ ▼.
第４図はローアドレスバッファ３の具体的な構成の一例
を示すものである。このローアドレスバッファ３の入力
初段のインバータに入力されている信号▲▼は前
記付加回路12bの出力信号であり、通常動作時において
この信号▲▼はチップイネーブル信号▲▼と
同相となる。したがって、テストモード時において出力
イネーブル信号▲▼が“1"レベルの場合には、信号
▲▼が“0"レベルとなるので、入力アドレス信号
ADDに応じた出力信号Ai,▲▼が出力される。また、
テストモード時で出力イネーブル信号▲▼が“0"レ
ベルの場合には、▲▼が“1"レベルとなるので、
入力アドレス信号ADDの入力レベルに依存せずに出力信
号Ai,▲▼には“1"レベルが入力された状態が出力
される。このローアドレスバッファ３の出力は、第１図
に示したように第１および第２のローデコーダ5,11にそ
れぞれ送られる。FIG. 4 shows an example of a specific configuration of the row address buffer 3. The signal ▲ ▼ inputted to the input first stage inverter of the row address buffer 3 is an output signal of the additional circuit 12b, and this signal ▲ ▼ has the same phase as the chip enable signal ▲ ▼ in the normal operation. Therefore, when the output enable signal ▲ ▼ is "1" level in the test mode, the signal ▲ ▼ becomes "0" level, so the input address signal
Output signal Ai, ▲ ▼ corresponding to ADD is output. Also,
In the test mode, when the output enable signal ▲ ▼ is at "0" level, ▲ ▼ becomes "1" level.
The state in which the "1" level is input to the output signals Ai, ▲ ▼ is output independently of the input level of the input address signal ADD. The output of the row address buffer 3 is sent to the first and second row decoders 5 and 11, respectively, as shown in FIG.
第５図はローデコーダ11の具体的な回路の一例である。
このローテコーダ11は、ローアドレスバッファ３に入力
されるアドレス信号が全て“1"レベルの場合を選択する
構成である。図中の信号W/R,VHINはプログラム用信号で
あり、通常の読出しモード時には信号W/Rは“1"レベル
となり、VHINは“0"レベルとなる。回路111,112には、
それぞれ前記付加回路12aの出力信号▲▼,CEHが
入力されている。通常動作時においては、出力信号▲
▼,CEHはそれぞれ“0"レベル，“1"レベルになって
いるので、回路111は動作状態、回路112は非動作状態と
なる。したがって、通常動作時にローアドレスバッファ
３の入力アドレス信号が全て“1"レベルになると、この
ローデコーダ11はメモリセルアレイ７の行線WLmを選択
する。FIG. 5 shows an example of a specific circuit of the row decoder 11.
The row coder 11 is configured to select a case where all the address signals input to the row address buffer 3 are at "1" level. The signals W / R and VHIN in the figure are programming signals, and the signal W / R is at "1" level and VHIN is at "0" level in the normal read mode. The circuits 111 and 112 have
The output signals ▲ ▼ and CEH of the additional circuit 12a are respectively inputted. Output signal during normal operation ▲
Since ▼ and CEH are at the “0” level and the “1” level, respectively, the circuit 111 is in the operating state and the circuit 112 is in the non-operating state. Therefore, when all the input address signals of the row address buffer 3 become "1" level during normal operation, the row decoder 11 selects the row line WLm of the memory cell array 7.
テストモード時には付加回路12aの出力信号▲▼.
CEHがそれぞれ“1"レベル，“0"レベルとなるので、回
路111は非動作状態、回路112は動作状態となる。したが
って、出力イネーブル信号▲▼が“0"レベルの時に
は、ローアドレスバッファ３の入力アドレスの内容に係
わらずダミーセルアレイ10のダミー行線DWLが選択され
る。また、このローデコーダでは負荷トランジスタT1,T
2にもそれぞれ信号▲▼,CEHを供給し、これによ
って使用しない側の回路の消費電流の低減を計ってい
る。Output signal of additional circuit 12a in test mode ▲ ▼.
Since the CEHs are at the “1” level and the “0” level, respectively, the circuit 111 is in the non-operating state and the circuit 112 is in the operating state. Therefore, when the output enable signal ▲ ▼ is at "0" level, the dummy row line DWL of the dummy cell array 10 is selected regardless of the contents of the input address of the row address buffer 3. Also, in this row decoder, the load transistors T1, T
Signals ▲ ▼ and CEH are also supplied to 2 to reduce the current consumption of the circuit on the unused side.
第６図はデータ“1"が書込まれた状態の不揮発性メモリ
セルM11〜Mmnより成るメモリセルアレイ７と、データ
“0"が書込まれたのと等価な状態に設定されるダミーセ
ルDM1〜DMnより成るダミーセルアレイ10を示すもので、
ここではダミーセルとなる２重ゲート型トランジスタの
ドレインを列線BL1〜BLnから分離することにより（図中
の×印のように接続されてない）、各ダミーセルを非導
通と同じ状態にし、これによってデータ“0"の読出しを
可能にしている。尚、ダミーセルとなる２重ゲート型ト
ランジスタのソースを電源電圧VSから分離することによ
り、データ“0"の読出しを可能にしてもよい。FIG. 6 shows a memory cell array 7 composed of non-volatile memory cells M11 to Mmn in which data "1" is written, and dummy cells DM1 to DM1 set in a state equivalent to that in which data "0" is written. A dummy cell array 10 made of DMn is shown.
Here, by separating the drains of the double-gate type transistors, which are dummy cells, from the column lines BL1 to BLn (not connected as shown by the mark x in the figure), each dummy cell is brought into the same non-conducting state, and Data “0” can be read. The data "0" may be read by separating the source of the double gate type transistor, which is a dummy cell, from the power supply voltage VS.
“0"読出しは列線の電位変化に影響を与えなければよい
ので、第６図のようなダミーセルを設けなくても原理的
には読出し速度の測定を行なうことができるが、一般に
半導体記憶装置ではダミー列線に接続されたダミーセル
を利用して基準電位を生成し、この基準電位と本体側の
メモリセルが接続される列線の電位とを比較することで
読出しデータの内容を決定する方式が取られているの
で、第６図に示すようにダミー行線DWLにダミーセルの
ゲートを接続しておくことは非常に重要である。これ
は、このようにするとダミー行線DWLに付加さる容量値
が行線WL1〜WLmの容量値と同じになるので、行線の電位
の立上り速度とダミー行線の電位の立上り速度を等しく
することができるためである。Since "0" reading does not have to affect the potential change of the column line, the reading speed can be measured in principle without providing a dummy cell as shown in FIG. 6, but it is generally a semiconductor memory device. In this method, a dummy cell connected to a dummy column line is used to generate a reference potential, and the reference potential is compared with the potential of the column line to which the memory cell on the main body side is connected to determine the content of read data. Therefore, it is very important to connect the gate of the dummy cell to the dummy row line DWL as shown in FIG. This is because the capacitance value added to the dummy row line DWL becomes the same as the capacitance values of the row lines WL1 to WLm in this way, so that the rising speed of the potential of the row line and the rising speed of the potential of the dummy row line are made equal. This is because it is possible.
尚、この実施例ではテストモード時において出力イネー
ブル信号▲▼が“1"レベルの時にメモリセルアレイ
７が選択され、出力イネーブル信号▲▼が“0"レベ
ルの時にダミーセルアレイ10が選択されると説明した
が、▲▼が“1"レベルの時でもローアドレスバッフ
ァ３の入力アドレスを全て“1"レベルにする事によりダ
ミーセルアレイ10を選択することができる。In this embodiment, the memory cell array 7 is selected when the output enable signal ▲ ▼ is "1" level in the test mode, and the dummy cell array 10 is selected when the output enable signal ▲ ▼ is "0" level. However, even when ▲ ▼ is at "1" level, the dummy cell array 10 can be selected by setting all the input addresses of the row address buffer 3 to "1" level.
すなわち、まずテストモード時においてローアドレスバ
ッファ３の入力アドレスを全て“1"レベルに設定してダ
ミー行線DWLを選択し、次に、選択したい任意のアドレ
スにローアドレスバッファ３の入力アドレスを変化させ
る。このように、入力アドレスを全て“1"、そして選択
するメモリセルに対応したアドレスにその入力アドレス
を変化させることを繰返し行なえば、任意のメモリセル
の電気的特性つまりデータ読出し速度を測定することが
可能となる。しかも、このような方式を用いれば、入力
アドレスを実際に変化させているので、アドレスの切替
わりから列線の電位が“1"または“0"に確定するまでの
時間を正確に測定することができる。That is, first, in the test mode, all the input addresses of the row address buffer 3 are set to "1" level to select the dummy row line DWL, and then the input address of the row address buffer 3 is changed to an arbitrary address to be selected. Let In this way, if the input address is all "1" and the input address is changed to the address corresponding to the selected memory cell, the electrical characteristics of any memory cell, that is, the data read speed can be measured. Is possible. Moreover, since the input address is actually changed by using such a method, it is necessary to accurately measure the time from the switching of the address until the potential of the column line is fixed at "1" or "0". You can
また、第６図のようにダミーセルを列線から分離する代
わりに、その浮遊ゲートに電子を注入しておいても同様
の効果が得られる。Also, instead of separating the dummy cell from the column line as shown in FIG. 6, the same effect can be obtained by injecting electrons into the floating gate.
第７図にこの発明の第２の実施例に係る半導体記憶装置
の全体の構成を示す。この半導体記憶装置は、データ
“0"が記憶された状態と等価なダミーセルアレイ10を設
け、このダミーセルアレイ10が接続されるダミー行線DW
Lをテストモード時に選択することでアドレスの切替わ
りからのアクセス時間を測定できる点は第１の実施例と
同様であるが、ここではさらに第１図のコントロール回
路12,13を図示のコートロール回路14,15のように構成す
ることによって、チップイネーブル信号CEの切替わりか
らのアクセス時間も測定できるようになっている。FIG. 7 shows the overall structure of a semiconductor memory device according to the second embodiment of the present invention. This semiconductor memory device is provided with a dummy cell array 10 equivalent to a state in which data "0" is stored, and a dummy row line DW to which this dummy cell array 10 is connected.
As in the first embodiment, the access time from the address switching can be measured by selecting L in the test mode, but here, the control circuits 12 and 13 of FIG. By configuring the circuits 14 and 15 as described above, the access time from the switching of the chip enable signal CE can be measured.
テストモードの設定は▲▼系のコントロール回路14
の入力信号であるチップイネーブル信号▲▼を高電
圧にし、付加回路14aの出力信号CEH,▲▼をそれ
ぞれ“0"レベル、“1"レベルに設定することにより行わ
れる。テストモード時には、ローデコーダ11はローアド
レスバッファ３に入力されるアドレスが全て“1"の場合
にダミー行線DWLを選択する。Test mode setting is ▲ ▼ system control circuit 14
This is done by setting the chip enable signal ▲ ▼ which is the input signal of 1) to a high voltage and setting the output signals CEH, ▲ ▼ of the additional circuit 14a to "0" level and "1" level respectively. In the test mode, the row decoder 11 selects the dummy row line DWL when all the addresses input to the row address buffer 3 are "1".
このテストモード時において出力イネーブル信号▲
▼が“0"レベルの場合には、▲▼系のコントロール
回路15内の付加回路15aの出力信号は“0"レベルとな
り、▲▼回路14dのパワーダウン信号である▲
▼は“0"レベルに固定されて読出し状態になる。Output enable signal in this test mode ▲
When ▼ is at "0" level, the output signal of the additional circuit 15a in the ▲ ▼ system control circuit 15 becomes "0" level, which is a power down signal of ▲ ▼ circuit 14d.
▼ is fixed at “0” level and is in the read state.
ここで、ローアドレスバッファ３に入力されるアドレス
Ai+1,Ai+2，…AJを全て“1"レベルに設定すると、ダミ
ー行線DWLを選択することができアドレスの切替わりか
らのアクセス時間の測定を行なうことができる。Here, the address input to the row address buffer 3
When all of A i + 1 , A i + 2 , ... A J are set to “1” level, the dummy row line DWL can be selected and the access time from the address switching can be measured.
次に出力イネーブル信号▲▼を“1"レベルにする
と、付加回路15aの出力信号は“1"レベルとなり、パ
ワーダウン信号である▲▼は“1"レベルになりパ
ワーダウン状態になり待機状態となる。この時、付加回
路14bには付加回路14aの出力信号CEHが入力され、付加
回路14bの出力信号▲▼は“0"レベルに固定され
る。この出力信号▲▼は、▲▼回路15bに入
力され付加回路15aはアクティブ状態が保持される。Next, when the output enable signal ▲ ▼ is set to “1” level, the output signal of the additional circuit 15a becomes “1” level, and the power-down signal ▲ ▼ becomes “1” level to enter the power-down state and the standby state. Become. At this time, the output signal CEH of the additional circuit 14a is input to the additional circuit 14b, and the output signal ▲ ▼ of the additional circuit 14b is fixed to the "0" level. This output signal ▲ ▼ is input to the ▲ ▼ circuit 15b, and the additional circuit 15a is maintained in the active state.
このように、出力イネーブル信号▲▼が“0"レベル
の時は、▲▼回路14dの出力信号▲▼が“0"
レベルとなって読出し状態になり、ローアドレスバッフ
ァ３の入力アドレスを全て“1"にすることによりダミー
セルアレイ10のダミー行線DWLが選択され、その他のア
ドレス入力ではメモリセルアレイ７の行線WL1,…WLm1が
選択される。また出力イネーブル信号▲▼が“1"レ
ベルの時には、▲▼が“1"レベルとなってパワー
ダウン状態になり、▲▼が供給されてからのアクセ
ス時間を測定することができる。In this way, when the output enable signal ▲ ▼ is at "0" level, the output signal ▲ ▼ of the ▲ ▼ circuit 14d is "0".
When the level becomes a read state and all the input addresses of the row address buffer 3 are set to "1", the dummy row line DWL of the dummy cell array 10 is selected. … WLm1 is selected. Further, when the output enable signal ▲ ▼ is at "1" level, ▲ ▼ becomes "1" level to enter the power down state, and the access time after the ▲ ▼ is supplied can be measured.
以下、第７図に示した各ブロックの具体的構成の一例を
説明する。Hereinafter, an example of a specific configuration of each block shown in FIG. 7 will be described.
第８図に▲▼系のコントロール回路14の回路構成例
を示す。付加回路14aは通常の構成より成る高電圧検出
回路であり、第２図の付加回路12aと同様のものであ
る。この付加回路14aの出力信号CEHは付加回路14bに入
力されており、チップイネーブル信号▲▼が高電圧
例えば12.5Vに設定された時に信号CEHは“0"レベルとな
るので、付加回路14bの出力信号▲▼は“0"レベ
ルに固定される。▲▼回路14d内のNAND型回路140の
ゲートには、後述する付加回路15aの出力信号が入力
され、この信号が“1"レベル時に信号▲▼は
“1"レベルとなり、が“0"レベルの時に▲▼は
“0"レベルとなる。FIG. 8 shows a circuit configuration example of the control circuit 14 of the system. The additional circuit 14a is a high voltage detection circuit having a normal configuration, and is similar to the additional circuit 12a in FIG. The output signal CEH of the additional circuit 14a is input to the additional circuit 14b, and when the chip enable signal ▲ ▼ is set to a high voltage, for example, 12.5V, the signal CEH becomes "0" level. Signal ▲ ▼ is fixed at "0" level. The output signal of the additional circuit 15a, which will be described later, is input to the gate of the NAND type circuit 140 in the ▲ ▼ circuit 14d, and when this signal is at the "1" level, the signal ▲ ▼ becomes the "1" level and is at the "0" level. At that time, ▲ ▼ becomes “0” level.
第９図は▲▼系のコントロール回路15の具体的回路
構成を示すものである。FIG. 9 shows a specific circuit configuration of the control circuit 15 of the system.
▲▼回路15b内の回路151はNAND型回路から構成さ
れ、出力イネーブル信号▲▼および付加回路14bの
出力信号▲▼が入力されている。テストモード時
においては、信号▲▼は“0"レベルに固定され、
出力イネーブル信号▲▼の“1",“0"レベルに応じ
た信号を次段インバータに出力する。付加回路15aの出
力段はNAND型回路を構成し、この回路には出力信号▲
▼が入力されている。通常動作においては、この信
号▲▼は“0"レベルであり、付加回路15aの出力
信号は“1"レベルに固定されるが、テストモード時に
は信号▲▼は“1"レベルとなり、出力イネーブル
信号▲▼の入力状態に応じてその非反転信号を出力
する。また、▲▼回路15b内の回路152には信号▲
▼が入力され、この信号▲▼の“1",“0"レ
ベルに応じて▲▼回路15bの出力信号▲▼,OE
1が出力されることになる。The circuit 151 in the circuit 15b is composed of a NAND type circuit and receives the output enable signal ▲ and the output signal ▲ of the additional circuit 14b. In test mode, signal ▲ ▼ is fixed at "0" level,
A signal corresponding to the "1" or "0" level of the output enable signal ▲ ▼ is output to the next stage inverter. The output stage of the additional circuit 15a constitutes a NAND type circuit, and the output signal is
▼ has been entered. In normal operation, this signal ▲ ▼ is at "0" level, and the output signal of the additional circuit 15a is fixed at "1" level, but in the test mode, the signal ▲ ▼ becomes "1" level and the output enable signal. The non-inverted signal is output according to the input state of ▲ ▼. In addition, a signal ▲ is input to the circuit 152 in the circuit 15b.
▼ is input, and the output signal ▲ ▼, OE of the circuit 15b according to the “1”, “0” level of this signal ▲ ▼
1 will be output.
ローアドレスバッファ３は第４図に示した第１の実施例
におけるローアドレスバッファと同様な構成でよいが、
制御信号としては▲▼の代わりに▲▼が使
用される。また、ローデコーダ11は第５図の構成のもの
をそのまま使用することができる。The row address buffer 3 may have the same structure as the row address buffer in the first embodiment shown in FIG.
As a control signal, ▲ ▼ is used instead of ▲ ▼. Further, the row decoder 11 having the structure shown in FIG. 5 can be used as it is.
このように構成される半導体記憶装置にあっては、テス
トモード時において出力イネーブル信号▲▼を“0"
レベルにする事により読出し状態（アクティブ状態）に
し、また▲▼を“1"レベルにすることにより▲
▼回路14dを制御してパワーダウン状態にする事から、
アドレスからのアクセス時間、▲▼回路からのアク
セス時間を測定することが可能となる。In the semiconductor memory device configured as described above, the output enable signal ▲ ▼ is set to "0" in the test mode.
By setting the level to the read state (active state), and by setting ▲ ▼ to the "1" level, ▲
▼ Because the circuit 14d is controlled to be in the power down state,
It is possible to measure the access time from the address and the access time from the circuit.
通常の半導体記憶装置においては、チップを動作状態に
したり待機状態にしたりするための信号入力端子▲
▼、および出力バッファ部すなわち出力端子を高抵抗状
態にするための信号入力端子▲▼の２つのコントロ
ール信号入力端子が設けられており、本願発明はこれら
の入力端子を有効に利用している。In a typical semiconductor memory device, a signal input terminal for putting the chip into an operating state or a standby state
And two control signal input terminals, that is, a signal input terminal (1) for setting the output buffer section, that is, the output terminal to a high resistance state, are provided, and the present invention makes effective use of these input terminals.
尚、この例では信号▲▼を通常の“1"レベルよりも
高い電圧にしてテストモードを設定したが、▲▼を
通常の“1"レベルよりも高い電圧にした時にテストモー
ドとして、▲▼を変化させることでアクセス時間を
測定してもよい。このようにすれば、まさに信号▲
▼からの読出し時間の測定となる。In this example, the signal ▲ ▼ was set to a voltage higher than the normal “1” level to set the test mode, but when ▲ ▼ is set to a voltage higher than the normal “1” level, the test mode is set to ▲ ▼ The access time may be measured by changing the. If you do this, it is exactly the signal ▲
The reading time from ▼ is measured.
次に第10図乃至第12図を参照してテストモードをラッチ
し、通常動作におけるアクセス時間を測定できるように
した第３の実施例を説明する。Next, a third embodiment in which the test mode is latched and the access time in the normal operation can be measured will be described with reference to FIGS.
第10図はラッチされたテスト信号T,を出力するための
回路を説明するためのブロック図である。ラッチ回路21
からの出力信号であるテスト信号T,は、通常動作時に
おいてはそれぞれ“1"レベル，“0"レベルとなってい
る。この時、高電圧検出回路20の出力信号▲▼は
“0"レベルであり、ラッチ回路21を駆動しないようにな
っている。次にテストモード時は、チップイネーブル信
号▲▼を高電圧にして高電圧検出回路20の出力信号
▲▼を“1"レベルにし、これによってラッチ回路
21を駆動させる。ここで、ラッチ回路入力にアドレスの
入力信号Aiを共通に用い、この入力信号Aiを“1"レベル
にする事によってラッチ回路の出力信号T,を反転させ
てテストモードにする。次に信号▲▼を高電圧から
電源電圧VCまたはVSまで下げると、出力信号▲▼
は“0"レベルとなり、ラッチ回路21が切れてテストモー
ドのままラッチされる。このようにテストモードをラッ
チしておくと、前記実施例のように所定のピンを高電圧
に設定したままテストを行なう必要がなくなるので、全
てのピンを自由に通常の読出しモードと同様に使用で
き、完全に近い状態でアクセス時間の測定が可能とな
る。テストモードを解除するには、信号▲▼を再び
高電圧にして入力信号Aiを“0"レベルにすればよい。第
11図にはこの回路の動作のタイミングチャートが示され
ている。FIG. 10 is a block diagram for explaining a circuit for outputting the latched test signal T. Latch circuit 21
The test signal T, which is an output signal from, is at "1" level and "0" level during normal operation, respectively. At this time, the output signal ▲ ▼ of the high voltage detection circuit 20 is at "0" level, and the latch circuit 21 is not driven. Next, in the test mode, the chip enable signal ▲ ▼ is set to a high voltage and the output signal ▲ ▼ of the high voltage detection circuit 20 is set to the "1" level.
Drive 21. Here, the address input signal Ai is commonly used for the latch circuit input, and the output signal T, of the latch circuit is inverted by setting the input signal Ai to the "1" level to enter the test mode. Next, when the signal ▲ ▼ is lowered from the high voltage to the power supply voltage VC or VS, the output signal ▲ ▼
Becomes "0" level, the latch circuit 21 is cut off, and is latched in the test mode. By latching the test mode in this way, it is not necessary to carry out a test with a predetermined pin set to a high voltage as in the above-mentioned embodiment, so that all pins can be used freely as in the normal read mode. The access time can be measured in a nearly perfect state. To cancel the test mode, the signal ▲ ▼ is set to a high voltage again and the input signal Ai is set to the “0” level. First
FIG. 11 shows a timing chart of the operation of this circuit.
このようなテストモードのラッチ回路を設けた場合に
は、ローデコーダ回路11は第12図のように構成される。
つまり、このローデコーダは、ラッチされたテストモー
ド信号T,によって行線WLmか、あるいはダミー行線DWL
を選択することになる。When such a test mode latch circuit is provided, the row decoder circuit 11 is configured as shown in FIG.
In other words, the row decoder is either the row line WLm or the dummy row line DWL depending on the latched test mode signal T.
Will be selected.
第13図はこの発明の第４の実施例を示すもので、ここで
はそれぞれにダミーセルが接続される複数のダミー行線
DWLmk〜DWLmを設けると共に、第14図に示すようにその
ダミーセルとなる２重ゲート型トランジスタのドレイン
を対応する列線に接続しておき、ダミーセルアレイ10に
任意のパターン（例えばチェッカーパターン）をプログ
ラムできるようにしたものである。このように、本体セ
ルすなわちメモリセルアレイ７とは別にプログラム可能
なダミーセルアレイ10を設けることによって、このダミ
ーセルアレイ10のセルから“0",“1"のデータを自由に
読出すことが可能となる。FIG. 13 shows a fourth embodiment of the present invention, in which a plurality of dummy row lines to which dummy cells are connected respectively.
DWLmk to DWLm are provided, and the drains of the double-gate transistors that are dummy cells are connected to the corresponding column lines as shown in FIG. 14, and the dummy cell array 10 is programmed with an arbitrary pattern (for example, a checker pattern). It was made possible. As described above, by providing the programmable dummy cell array 10 separately from the main body cell, that is, the memory cell array 7, it is possible to freely read "0" and "1" data from the cells of the dummy cell array 10. .
第13図において、ローデコーダ11aは通常動作時に入力
される所定のアドレスに基づいて行線WLmk〜WLmを選択
するものであり、またローデコーダ11bは行線WLmk〜WLm
と同じアドレスで指定されるダミー行線DWLmk〜DWLmを
テストモード時に選択するものである。In FIG. 13, the row decoder 11a selects the row lines WLmk to WLm based on a predetermined address input during normal operation, and the row decoder 11b selects the row lines WLmk to WLm.
The dummy row lines DWLmk to DWLm designated by the same address as are selected in the test mode.
このようにすれば、メモリセルアレイ７に特にプログラ
ムしなくてもダミーセルアレイ10からデータを読出すこ
とで、読出し速度を測定することができる。しかもダミ
ーセルアレイ10には任意のテータをDWLmk〜DWLmの範囲
で自由にプログラムできるので、アドレスの切替わりか
らの読出し速度と、信号CEの切替わりからの読出し速度
とを正規セルの読出し状態とほぼ同じ状態で測定するこ
とができる。In this way, the read speed can be measured by reading the data from the dummy cell array 10 without particularly programming the memory cell array 7. Moreover, since any data can be freely programmed in the dummy cell array 10 in the range of DWLmk to DWLm, the read speed after switching the address and the read speed after switching the signal CE are almost the same as the read state of the normal cell. It can be measured under the same conditions.
［発明の効果］ 以上のようにこの発明によれば、正規のメモリセルアレ
イにプログラムしなくてもデータの読出し速度を正確に
測定する事が可能となるので、プラスチックパッケージ
に封止してワンタイムPROMとして使用する場合において
も、その製品の出荷時にメモリの電気的特性を測定する
ことができ、信頼性が高くしかも廉価な不揮発性半導体
記憶装置を提供することができる。[Effects of the Invention] As described above, according to the present invention, the data read speed can be accurately measured without programming the regular memory cell array. Even when used as a PROM, the electrical characteristics of the memory can be measured when the product is shipped, and a highly reliable and inexpensive nonvolatile semiconductor memory device can be provided.
第１図はこの発明の第１の実施例に係る不揮発性半導体
記憶装置の全体の構成を説明するブロック図、第２図乃
至第６図はそれぞれ第１図の半導体記憶装置を構成する
各回路の具体的構成の一例を示す回路図、第７図乃至第
９図はこの発明の第２の実施例を説明するための図、第
10図乃至第12図はこの発明の第３の実施例を説明するた
めの図、第13図および第14図はこの発明の第４の実施例
を説明するための図、第15図および第16図は従来の不揮
発性半導体記憶装置を説明するための図である。 ２……カラムアドレスバッファ、３……ローアドレスバ
ッファ、４……カラムデコーダ、５……ローデコーダ、
７……メモリセルアレイ、10……ダミーセルアレイ、11
……第２のローデコーダ、12,13……コントロール回
路。FIG. 1 is a block diagram for explaining the overall structure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention, and FIGS. 2 to 6 are the respective circuits constituting the semiconductor memory device of FIG. FIG. 7 to FIG. 9 are circuit diagrams showing an example of a specific configuration of the present invention, and FIGS. 7 to 9 are views for explaining a second embodiment of the present invention.
10 to 12 are diagrams for explaining the third embodiment of the present invention, and FIGS. 13 and 14 are diagrams for explaining the fourth embodiment of the present invention, FIG. 15 and FIG. FIG. 16 is a diagram for explaining a conventional nonvolatile semiconductor memory device. 2 ... column address buffer, 3 ... row address buffer, 4 ... column decoder, 5 ... row decoder,
7 ... Memory cell array, 10 ... Dummy cell array, 11
...... Second row decoder, 12,13 ...... Control circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 今井 瑞穂 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (72)発明者 辰巳 雄一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭60−59599（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masamichi Asano 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Inside the Tamagawa Plant, Toshiba Corporation (72) Inventor Mizuho Imai 25, Kawasaki-ku, Kawasaki-ku, Kanagawa 1 Toshiba Microcomputer Engineering Co., Ltd. (72) Inventor Yuichi Tatsumi 25, Ekimaehonmachi, Kawasaki-ku, Kawasaki-shi, Kanagawa 1 Toshiba Microcomputer Engineering Co., Ltd. (56) Reference JP-A-60-59599 (JP, A)
Claims (4)
数の不揮発性メモリセルより成るメモリセルアレイと、 これらメモリセルに接続される複数の行線および列線
と、 アドレス信号に基づき前記行線を選択する行デコーダ
と、 前記行線のいずれかと同一のアドレスで指定されるダミ
ー行線と、 制御ゲートが前記ダミー行線と接続され、ドレインと前
記列線間及びソースと電源端子間のうち少なくとも一方
が非導通状態であるダミーセルと、 テストモード時に、所定のアドレス信号が入力された時
に前記ダミー行線のみを選択し、前記所定のアドレス信
号以外のアドレス信号が入力された時にそのアドレス信
号に対応する行線のみを前記行デコーダによって選択す
る手段とを具備し、 ダミーセルとメモリセル群とをアドレス値に応じて選択
的にアクセスできるようにしたことを特徴とする半導体
記憶装置。1. A memory cell array comprising a plurality of nonvolatile memory cells arranged in a matrix of rows and columns, a plurality of row lines and column lines connected to these memory cells, and the row lines based on an address signal. A row decoder that selects a row line, a dummy row line designated by the same address as one of the row lines, a control gate connected to the dummy row line, and between the drain and the column line and between the source and the power supply terminal. At least one of the dummy cells is in a non-conducting state, and in the test mode, only the dummy row line is selected when a predetermined address signal is input, and the address signal other than the predetermined address signal is input. Means for selecting only the row line corresponding to the row decoder by the row decoder, and selecting the dummy cell and the memory cell group according to the address value. The semiconductor memory device according to claim manner that it has to be accessible.
ゲートが接続されていると共に、このダミーセルは前記
列線と絶縁分離されていることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。2. The semiconductor according to claim 1, wherein the dummy row line is connected to a control gate of the dummy cell, and the dummy cell is insulated from the column line. Storage device.
数の不揮発性メモリセルより成るメモリセルアレイと、 これらメモリセルに接続される複数の行線および列線
と、 アドレス信号に基づき前記行線を選択する行デコーダ
と、 前記不揮発性メモリと同等なダミーセルが接続され、前
記行線のいずれかと同一のアドレスで指定されるダミー
行線と、 前記ダミーセルをプログラムするためのプログラム手段
と、 テストモード時に、所定のアドレス信号が入力された時
に前記ダミー行線のみを選択し、前記所定のアドレス信
号以外のアドレス信号が入力された時にそのアドレス信
号に対応する行線のみを前記行デコーダによって選択す
る手段とを具備し、 ダミーセルとメモリセル群とをアドレス値に応じて選択
的にアクセスできるようにしたことを特徴とする半導体
記憶装置。3. A memory cell array composed of a plurality of nonvolatile memory cells arranged in a matrix of rows and columns, a plurality of row lines and column lines connected to these memory cells, and the row lines based on an address signal. A row decoder for selecting the same, a dummy cell equivalent to the nonvolatile memory is connected, a dummy row line designated by the same address as any one of the row lines, a program means for programming the dummy cell, and a test mode Sometimes, when the predetermined address signal is input, only the dummy row line is selected, and when the address signal other than the predetermined address signal is input, only the row line corresponding to the address signal is selected by the row decoder. And means for selectively accessing the dummy cell and the memory cell group according to the address value. The semiconductor memory device according to claim and.
行デコーダと、 この行デコーダにより駆動される複数の行線と、 この行線により選択されるメモリセルアレイと、 前記アドレスバッファのアドレス出力により駆動される
ダミー行デコーダと、 このダミー行デコーダにより駆動される複数のダミー行
線と、 このダミー行線により選択されるダミーセルアレイと、 テストモード時に、前記行デコーダと前記ダミー行デコ
ーダとを前記アドレスバッファからのアドレス出力に応
じて選択的に動作させる手段とを具備し、 ダミーセルアレイとメモリセルアレイとをアドレス値に
応じて選択的にアクセスできるようにしたことを特徴と
する半導体記憶装置。4. An address buffer, a row decoder driven by the address output of the address buffer, a plurality of row lines driven by the row decoder, a memory cell array selected by the row lines, and the address buffer. A dummy row decoder driven by the address output of the dummy row decoder, a plurality of dummy row lines driven by the dummy row decoder, a dummy cell array selected by the dummy row lines, the row decoder and the dummy row in the test mode. And a means for selectively operating a decoder according to an address output from the address buffer, so that the dummy cell array and the memory cell array can be selectively accessed according to an address value. Storage device.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22552987A JPH07105147B2 (en) | 1987-09-09 | 1987-09-09 | Semiconductor memory device |
| US07/241,748 US4967394A (en) | 1987-09-09 | 1988-09-08 | Semiconductor memory device having a test cell array |
| EP19880114825 EP0306990A3 (en) | 1987-09-09 | 1988-09-09 | Semiconductor memory device with dummy cell array |
| KR1019880011650A KR910007433B1 (en) | 1987-09-09 | 1988-09-09 | Semiconductor memora device with dummy cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22552987A JPH07105147B2 (en) | 1987-09-09 | 1987-09-09 | Semiconductor memory device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306165A Division JPH0677399B2 (en) | 1987-09-09 | 1987-12-03 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6467797A JPS6467797A (en) | 1989-03-14 |
| JPH07105147B2 true JPH07105147B2 (en) | 1995-11-13 |
Family
ID=16830732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22552987A Expired - Lifetime JPH07105147B2 (en) | 1987-09-09 | 1987-09-09 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105147B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059599A (en) * | 1983-09-13 | 1985-04-05 | Nec Corp | Non-volatile semiconductor memory |
-
1987
- 1987-09-09 JP JP22552987A patent/JPH07105147B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6467797A (en) | 1989-03-14 |
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| EXPY | Cancellation because of completion of term |