JPH03135218A - Cmos駆動回路 - Google Patents
Cmos駆動回路Info
- Publication number
- JPH03135218A JPH03135218A JP2217254A JP21725490A JPH03135218A JP H03135218 A JPH03135218 A JP H03135218A JP 2217254 A JP2217254 A JP 2217254A JP 21725490 A JP21725490 A JP 21725490A JP H03135218 A JPH03135218 A JP H03135218A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- circuit
- coupled
- output node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、一般にCMOS駆動回路に関し、より詳しく
は、駆動回路が伝送線網、特に総静電容量が広範囲で変
化するオフチップ伝送線網を駆動することができ、しか
も総静電容量が比較的大きな場合にもこのような負荷を
急速に駆動することができ、総静電容量が比較的小さい
とき「リンギング」や「反射」の起こらない、フィード
バック配置構成を含むCMO3集積駆動回路に関する。
は、駆動回路が伝送線網、特に総静電容量が広範囲で変
化するオフチップ伝送線網を駆動することができ、しか
も総静電容量が比較的大きな場合にもこのような負荷を
急速に駆動することができ、総静電容量が比較的小さい
とき「リンギング」や「反射」の起こらない、フィード
バック配置構成を含むCMO3集積駆動回路に関する。
[従来の技術]
主として容量性負荷、特にオフチップ容量性デバイスを
駆動するように設計されている駆動回路は多数ある。そ
の場合、駆動回路は、どのデバイスを駆動回路と組み合
わせて利用するかに応じて、広い範囲の総静電容量をも
つ多数のそうしたデバイスを処理できなければならない
。これらの特殊な駆動回路は通常、サブミクロ70MO
8技法で設計され、設計及び所望の最終結果に応じて、
ある駆動回路を多数の異なる容量性デバイスあるいはそ
うした容量性デバイスのアレイのいずれとも整合させる
ことができる。たとえば、ある駆動回路が、総静電容量
がわずか10ピコフアラドがら100ピコフアラドまで
もの範囲に及ぶこのようなデバイスを駆動し、かつオフ
チップ・デバイスの総静電容量のこの全範囲を処理する
必要がある場合がある。デバイスの100ピコフアラド
の許容容量を処理するために非常に高速で動作するよう
に設計したCMOS駆動回路を、総静電容量がわずか1
0ピコフアラドのデバイスに接続した場合、充電速度ま
たはスルーレート(通常1ナノ秒あたりのボルト数で測
定される)が非常に速いため、信号が検出し難いまたは
検出できない「反射」または「リンギング」と呼ばれる
状態が生じる可能性があり、あるいは信号が安定して読
み取れるようになるまでに長い時間を要する。また一方
、総静電容量がわずか10ピコフアラドのデバイスを駆
動するとき「リンギング」を避けるように設計した回路
を、静電容量が100ピコフアラドの容量性デバイスに
接続した場合、スルーレートが遅<すっテ、デバイスを
充分充電するのに時間がかかり、そのため、駆動回路の
効率が損なわれる。
駆動するように設計されている駆動回路は多数ある。そ
の場合、駆動回路は、どのデバイスを駆動回路と組み合
わせて利用するかに応じて、広い範囲の総静電容量をも
つ多数のそうしたデバイスを処理できなければならない
。これらの特殊な駆動回路は通常、サブミクロ70MO
8技法で設計され、設計及び所望の最終結果に応じて、
ある駆動回路を多数の異なる容量性デバイスあるいはそ
うした容量性デバイスのアレイのいずれとも整合させる
ことができる。たとえば、ある駆動回路が、総静電容量
がわずか10ピコフアラドがら100ピコフアラドまで
もの範囲に及ぶこのようなデバイスを駆動し、かつオフ
チップ・デバイスの総静電容量のこの全範囲を処理する
必要がある場合がある。デバイスの100ピコフアラド
の許容容量を処理するために非常に高速で動作するよう
に設計したCMOS駆動回路を、総静電容量がわずか1
0ピコフアラドのデバイスに接続した場合、充電速度ま
たはスルーレート(通常1ナノ秒あたりのボルト数で測
定される)が非常に速いため、信号が検出し難いまたは
検出できない「反射」または「リンギング」と呼ばれる
状態が生じる可能性があり、あるいは信号が安定して読
み取れるようになるまでに長い時間を要する。また一方
、総静電容量がわずか10ピコフアラドのデバイスを駆
動するとき「リンギング」を避けるように設計した回路
を、静電容量が100ピコフアラドの容量性デバイスに
接続した場合、スルーレートが遅<すっテ、デバイスを
充分充電するのに時間がかかり、そのため、駆動回路の
効率が損なわれる。
[発明が解決しようとする課題]
したがって、総静電容量が高い容量性デバイスを充電す
る際に充分5速で動作し、総静電容量が比較的低いデバ
イスを充電する際にも「リンギング」や「反射」なしに
動作する回路を提供することが望ましい。本発明の主目
的は、このように動作するCMOS駆動回路を提供する
ことにある。
る際に充分5速で動作し、総静電容量が比較的低いデバ
イスを充電する際にも「リンギング」や「反射」なしに
動作する回路を提供することが望ましい。本発明の主目
的は、このように動作するCMOS駆動回路を提供する
ことにある。
[課題を解決するための手段]
容量性デバイスを駆動するためのCMOS駆動回路を提
供する。この回路は、入力ノードと出力ノードを含み、
さらに入力ノードに動作可能に接続され、入力ノードに
よって「オン」 「オフ」になって、「オン」のとき出
力ノードに出力信号を供給する第1のトランジスタと、
「オン」のトキその出力端が出力ノードに接続されて、
出力ノードに出力信号を供給する第2のトランジスタと
を含む。第2トランジスタの前に第1トランジスタをオ
ンにする回路手段が設けられ、また所期の出力スルーレ
ートを達成するように第2トランジスタの「オン」の量
を変動させる制御バイアス・フィードバックが設けられ
ている。この実施態様では、駆動される容量性デバイス
の総静電容量が低い場合、第1トランジスタは充分速い
スルーレートをもち、第2トランジスタをオンにせすに
デバイスの全充電機能を実行する。しかし、充電される
デバイスの総静電容量がそれより充分に大きい場合は、
第1トランジスタのスルーレートが低いため、第2トラ
ンジスタがオンになり、これにより、容量性デバイスに
追加の充電電圧を与え、その結果、第1トランジスタだ
けで全充電を行なう場合より時間が短縮される。
供する。この回路は、入力ノードと出力ノードを含み、
さらに入力ノードに動作可能に接続され、入力ノードに
よって「オン」 「オフ」になって、「オン」のとき出
力ノードに出力信号を供給する第1のトランジスタと、
「オン」のトキその出力端が出力ノードに接続されて、
出力ノードに出力信号を供給する第2のトランジスタと
を含む。第2トランジスタの前に第1トランジスタをオ
ンにする回路手段が設けられ、また所期の出力スルーレ
ートを達成するように第2トランジスタの「オン」の量
を変動させる制御バイアス・フィードバックが設けられ
ている。この実施態様では、駆動される容量性デバイス
の総静電容量が低い場合、第1トランジスタは充分速い
スルーレートをもち、第2トランジスタをオンにせすに
デバイスの全充電機能を実行する。しかし、充電される
デバイスの総静電容量がそれより充分に大きい場合は、
第1トランジスタのスルーレートが低いため、第2トラ
ンジスタがオンになり、これにより、容量性デバイスに
追加の充電電圧を与え、その結果、第1トランジスタだ
けで全充電を行なう場合より時間が短縮される。
[実施例コ
図面、特に第2図には、0M08回路におけるPデータ
線及びNデータ線の立上り/立下り曲線を示す。Pデー
タ線は通常高レベル、Nデータ線は通常低レベルである
。ΔTは、第3図に示した従来技術の0M08回路の充
電速度を制御するのに用いられる線上の信号の立上りま
たは立下り時間である。この回路は、Nデータ信号また
はPデータ信号によってオンになる1対のトランジスタ
1及び2から構成されている。第4図は、トランジスタ
1または2が直ちにオンになり、ある時間後に遅延回路
3または4がトランジスタ5または6をオンにするとい
う、制御された遅延が行なわれる0M08回路を示して
いる。第4図のトランジスタ1及び2は小さなデバイス
であり、トランジスタ5及び6は大きく、一定時間後に
はトランジスタ1及び2の動作にかかわらずオンになる
。
線及びNデータ線の立上り/立下り曲線を示す。Pデー
タ線は通常高レベル、Nデータ線は通常低レベルである
。ΔTは、第3図に示した従来技術の0M08回路の充
電速度を制御するのに用いられる線上の信号の立上りま
たは立下り時間である。この回路は、Nデータ信号また
はPデータ信号によってオンになる1対のトランジスタ
1及び2から構成されている。第4図は、トランジスタ
1または2が直ちにオンになり、ある時間後に遅延回路
3または4がトランジスタ5または6をオンにするとい
う、制御された遅延が行なわれる0M08回路を示して
いる。第4図のトランジスタ1及び2は小さなデバイス
であり、トランジスタ5及び6は大きく、一定時間後に
はトランジスタ1及び2の動作にかかわらずオンになる
。
第1図には、本発明による集積回路チップの一部として
サブミクロ70MO3技術で製作した改良された駆動回
路が示されている。この駆動回路は、Pデータ線10及
びNデータ線12から信号を受は取るようになっている
。Pデータ線10はトランジスタ14のゲートに接続さ
れ、Nデータ線12はトランジスタ16のゲートに接続
されている。トランジスタ14及び16は、出力信号を
7−ド18及びノード20に供給するように結合されて
いる。ノード20は出力信号を出して1群の容量性デバ
イス22を充電させる。容量性デバイス22の個数は変
わり得るもので、通常は、駆動回路が形成されているチ
ップから離れたチップ上に形成される。デバイス22の
用途に応じて、総静電容量は通常、約10ピコフアラド
から約100フアラドまで変動し得る。本発明の駆動回
路によってデバイス22の総静電容量のこうした変動が
補償される。
サブミクロ70MO3技術で製作した改良された駆動回
路が示されている。この駆動回路は、Pデータ線10及
びNデータ線12から信号を受は取るようになっている
。Pデータ線10はトランジスタ14のゲートに接続さ
れ、Nデータ線12はトランジスタ16のゲートに接続
されている。トランジスタ14及び16は、出力信号を
7−ド18及びノード20に供給するように結合されて
いる。ノード20は出力信号を出して1群の容量性デバ
イス22を充電させる。容量性デバイス22の個数は変
わり得るもので、通常は、駆動回路が形成されているチ
ップから離れたチップ上に形成される。デバイス22の
用途に応じて、総静電容量は通常、約10ピコフアラド
から約100フアラドまで変動し得る。本発明の駆動回
路によってデバイス22の総静電容量のこうした変動が
補償される。
駆動回路はまた、やはりノード20に接続された1対の
トランジスタ24及び26を含む。本発明では、総静電
容量が低い場合はトランジスタ14か16のいずれかが
デバイス22を充電するが、総静電容量が高い場合は、
トランジスタ14と24、またはトランジスタ16と2
6がデバイス22を充電する。3状態デバイスと呼ばれ
るこの特定のデバイスでは、通常、Pデータ線は高レベ
ル状態、Nデータ線は低レベル状態である。トランジス
タ14と16の一方だけが作動される。この3状態デバ
イスの駆動デバイスは完全にオフにすることもできる。
トランジスタ24及び26を含む。本発明では、総静電
容量が低い場合はトランジスタ14か16のいずれかが
デバイス22を充電するが、総静電容量が高い場合は、
トランジスタ14と24、またはトランジスタ16と2
6がデバイス22を充電する。3状態デバイスと呼ばれ
るこの特定のデバイスでは、通常、Pデータ線は高レベ
ル状態、Nデータ線は低レベル状態である。トランジス
タ14と16の一方だけが作動される。この3状態デバ
イスの駆動デバイスは完全にオフにすることもできる。
これは当技術分野で周知のことであり、本明細書で詳細
に説明する必要はない。
に説明する必要はない。
駆動回路はまた、トランジスタ24に動作可能に接続さ
れた制御バイアス・フィードバック回路28と、トラン
ジスタ26に動作可能に接続された制御バイアス・フィ
ートノくツク回路30を含む。
れた制御バイアス・フィードバック回路28と、トラン
ジスタ26に動作可能に接続された制御バイアス・フィ
ートノくツク回路30を含む。
トランジスタ14はトランジスタ24よりもずっと力が
弱く、同様にトランジスタ16はトランジスタ26より
も力が弱い。動作に際しては、Pデータ線またはNデー
タ線がオンになると、トランジスタ14と16の一方が
作動される。本発明の説明としては、トランジスタ14
及び制御)くイアス・フィードバック回路28の作動に
ついて説明する。
弱く、同様にトランジスタ16はトランジスタ26より
も力が弱い。動作に際しては、Pデータ線またはNデー
タ線がオンになると、トランジスタ14と16の一方が
作動される。本発明の説明としては、トランジスタ14
及び制御)くイアス・フィードバック回路28の作動に
ついて説明する。
トランジスタ16及び制御バイアス・フィード/<ツク
回路30の作動も同様であり、詳細に記載する必要はな
い。
回路30の作動も同様であり、詳細に記載する必要はな
い。
Pデータ線がトランジスタ14を作動させると仮定する
と、これにより、トランジスタ14が容量性デバイス2
2を能動的に充電する。デノくイス22の総静電容債が
たとえば10ピコフアラドと比較的低い場合、スルーレ
ート、すなわちトランジスタ14が渡すボルト/ナノ秒
は比較的高く、容量性デバイス22を急速に充電する。
と、これにより、トランジスタ14が容量性デバイス2
2を能動的に充電する。デノくイス22の総静電容債が
たとえば10ピコフアラドと比較的低い場合、スルーレ
ート、すなわちトランジスタ14が渡すボルト/ナノ秒
は比較的高く、容量性デバイス22を急速に充電する。
この場合、これから説明する制御バイアス・フィートノ
くツク回路28は、トランジスタ24がオンになるのを
防止しく通常、トランジスタ24はオフになってイル)
、従ってトランジスタ24が容量性デバイス22の充電
に畜与しないようにする構造になっている。一方、デバ
イスの総静電容量がたとえば100ピコフアラドと比較
的大きい場合には、デバイス22を充電する際のトラン
ジスタ14のスルーレートは比較的低く、この場合、制
御バイアス・フィードバック回路28はトランジスタ2
4を充分にオンにするように動作する。次いで、トラン
ジスタ14よりも著しく強力または高速なトランジスタ
24が、デバイス22をずつと高速で充電させる。した
がって、デバイス22の総静電容量が比較的低い場合に
は、比較的力が弱く低速のトランジスタ14で、すべて
の充電を扱うことができる。これは、「リンギング」ま
たは「反射」を起こすのに充分な速さではない。一方、
デバイス22の総静電容量が比較的大きい場合には、よ
り大きくより強力なトランジスタ24がオンになって、
トランジスタ14だけを用いて実施できるよりも高速で
容量性デバイス22を充電させる。しかし、容量がはる
かに大きいので、高速の充電でも「リンギング」または
「反射」は起こさない。
くツク回路28は、トランジスタ24がオンになるのを
防止しく通常、トランジスタ24はオフになってイル)
、従ってトランジスタ24が容量性デバイス22の充電
に畜与しないようにする構造になっている。一方、デバ
イスの総静電容量がたとえば100ピコフアラドと比較
的大きい場合には、デバイス22を充電する際のトラン
ジスタ14のスルーレートは比較的低く、この場合、制
御バイアス・フィードバック回路28はトランジスタ2
4を充分にオンにするように動作する。次いで、トラン
ジスタ14よりも著しく強力または高速なトランジスタ
24が、デバイス22をずつと高速で充電させる。した
がって、デバイス22の総静電容量が比較的低い場合に
は、比較的力が弱く低速のトランジスタ14で、すべて
の充電を扱うことができる。これは、「リンギング」ま
たは「反射」を起こすのに充分な速さではない。一方、
デバイス22の総静電容量が比較的大きい場合には、よ
り大きくより強力なトランジスタ24がオンになって、
トランジスタ14だけを用いて実施できるよりも高速で
容量性デバイス22を充電させる。しかし、容量がはる
かに大きいので、高速の充電でも「リンギング」または
「反射」は起こさない。
トランジスタ24がオンになってデバイス22の低い総
静電容量を充電する場合には、信号の読取りを妨げる「
リンギング」または「反射」状態が生じる可能性がある
。
静電容量を充電する場合には、信号の読取りを妨げる「
リンギング」または「反射」状態が生じる可能性がある
。
第5A図は、制御バイアス・フィードバック回路28を
詳細に示す。この回路は、ノード2oとノード34の間
に接続されたコンデンサ32を含む。ノード34は、ト
ランジスタ36のゲートを動作させる。トランジスタ3
θの出力は、ノート39を介してトランジスタ38のゲ
ート及びトランジスタ48の出力に接続されている。ト
ランジスタ38の出力はトランジスタ40に接続され、
トランジスタ40はトランジスタ42に接続されている
。トランジスタ40と42は、トランジスタ24のゲー
トを動作させるようにノード43で結合されている。ト
ランジスタ4oと42のゲートはノード47で結合され
、ノード47はトランジスタ44と46の間に接続され
ている。トランジスタ44.48.42.40はバッフ
ァとして働く二重インバータを構成し、トランジスタ4
4と46のゲートはPデータ線10に接続される。
詳細に示す。この回路は、ノード2oとノード34の間
に接続されたコンデンサ32を含む。ノード34は、ト
ランジスタ36のゲートを動作させる。トランジスタ3
θの出力は、ノート39を介してトランジスタ38のゲ
ート及びトランジスタ48の出力に接続されている。ト
ランジスタ38の出力はトランジスタ40に接続され、
トランジスタ40はトランジスタ42に接続されている
。トランジスタ40と42は、トランジスタ24のゲー
トを動作させるようにノード43で結合されている。ト
ランジスタ4oと42のゲートはノード47で結合され
、ノード47はトランジスタ44と46の間に接続され
ている。トランジスタ44.48.42.40はバッフ
ァとして働く二重インバータを構成し、トランジスタ4
4と46のゲートはPデータ線10に接続される。
この回路はまた、バイアス回路網52に接続されたトラ
ンジスタ50を含む。第5B図に示すように、バイアス
回路網52は、デバイス70.72.74を含み、Vd
dからGNDに直流電流の流れを供給し、ノード71が
接地電位よりもNチャンネルしきい値電圧だけ高い電圧
となって、デバイス3eのしきい値を追跡する。デバイ
ス72は僅かな電圧降下をもたらし、そのため、ノード
73の電圧はデバイス36のしきい値より少し低くなる
。ノード73の電圧がデバイス50を介してノード34
に渡される。Pチャンネル・デバイス70のゲートは、
直接接地接続する代りに、休止サイクル中の電力焼損を
最小にするため、接地とVddの間で切り換えることが
できる。第5A図に戻ると、破線55で示すように、こ
の回路はノード10と39の間に第2のコンデンサ54
を含むことができ、あるいはトランジスタ48のゲート
を、アースではなく、破線で示すようにPデータ線10
に接続することができる。これらの変更により、所望の
ように、回路のフィードバック動作の速度が変わる。
ンジスタ50を含む。第5B図に示すように、バイアス
回路網52は、デバイス70.72.74を含み、Vd
dからGNDに直流電流の流れを供給し、ノード71が
接地電位よりもNチャンネルしきい値電圧だけ高い電圧
となって、デバイス3eのしきい値を追跡する。デバイ
ス72は僅かな電圧降下をもたらし、そのため、ノード
73の電圧はデバイス36のしきい値より少し低くなる
。ノード73の電圧がデバイス50を介してノード34
に渡される。Pチャンネル・デバイス70のゲートは、
直接接地接続する代りに、休止サイクル中の電力焼損を
最小にするため、接地とVddの間で切り換えることが
できる。第5A図に戻ると、破線55で示すように、こ
の回路はノード10と39の間に第2のコンデンサ54
を含むことができ、あるいはトランジスタ48のゲート
を、アースではなく、破線で示すようにPデータ線10
に接続することができる。これらの変更により、所望の
ように、回路のフィードバック動作の速度が変わる。
次に、制御バイアス・フィードバック回路28の動作に
ついて説明する。電圧レベルがちょう・どトランジスタ
36をオンにすべきぎりぎりの値となって、トランジス
タ36をオンにすべき場合に速かに動作が行なえるよう
に、バイアス回路52がノード34をバイアスする。コ
ンデンサ32は出力ノード20をノード34に接続する
。トランジスタ50はノード34とバイアス回路52の
間の抵抗として使用される。Pデータ線20がオンにな
ると、トランジスタ14をオンにし、トランジスタ14
はコンデンサ32のノード20に電圧を与える。ノード
20の電圧がゆっくりと(トランジスタ50とコンデン
サ30の時定数RCよりも遅く)上昇する場合、ノード
34の電圧はそのレベルを維持し、ノード34の電圧は
そのレベルを維持して、トランジスタ36を「オ’;’
+状=ニ保つ。ノード39は通常高レベルであり、した
がって、トランジスタ36が「オフ」の場合、ノード3
9は高レベルにとどまり、トランジスタ38を「オン」
のままにする。入力データ線10は高レベルから低レベ
ルになったので、トランジスタ44と46が接続されて
、通常負になっているノード47が正になり、その結果
、トランジスタ40及び42が切り換えられて、ノード
43を接地電圧にし、それによりトランジスタ24がオ
ンになる。したがって、デバイス22の静電容量が大き
いためにトランジスタ14のスルー時間が遅いので、ト
ランジスタ24が「オン」になる。トランジスタ24は
トランジスタ14よりも強力なので、容量性デバイス2
2を急速に充電する。
ついて説明する。電圧レベルがちょう・どトランジスタ
36をオンにすべきぎりぎりの値となって、トランジス
タ36をオンにすべき場合に速かに動作が行なえるよう
に、バイアス回路52がノード34をバイアスする。コ
ンデンサ32は出力ノード20をノード34に接続する
。トランジスタ50はノード34とバイアス回路52の
間の抵抗として使用される。Pデータ線20がオンにな
ると、トランジスタ14をオンにし、トランジスタ14
はコンデンサ32のノード20に電圧を与える。ノード
20の電圧がゆっくりと(トランジスタ50とコンデン
サ30の時定数RCよりも遅く)上昇する場合、ノード
34の電圧はそのレベルを維持し、ノード34の電圧は
そのレベルを維持して、トランジスタ36を「オ’;’
+状=ニ保つ。ノード39は通常高レベルであり、した
がって、トランジスタ36が「オフ」の場合、ノード3
9は高レベルにとどまり、トランジスタ38を「オン」
のままにする。入力データ線10は高レベルから低レベ
ルになったので、トランジスタ44と46が接続されて
、通常負になっているノード47が正になり、その結果
、トランジスタ40及び42が切り換えられて、ノード
43を接地電圧にし、それによりトランジスタ24がオ
ンになる。したがって、デバイス22の静電容量が大き
いためにトランジスタ14のスルー時間が遅いので、ト
ランジスタ24が「オン」になる。トランジスタ24は
トランジスタ14よりも強力なので、容量性デバイス2
2を急速に充電する。
一方、出力デバイス22がトランジスタ14によって急
速に充電される場合には、トランジスタ14のスルー時
間が速いため、電圧が急速に上昇し、コンデンサ32が
この上昇をノード34に伝える。この場合、ノード34
が変化し、その結果、トランジスタ36が「オン」にな
る。それによりノード39が引き下げられて、トランジ
スタ38を「オフ」にし、そのためトランジスタ40及
び42が高レベルで始まったノード43の状態を変化さ
せるのを妨げ、その結果、トランジスタ24はそのゲー
トがオンになるのを妨げられるためオフ状態に維持され
る。したがって、この場合は、デバイス22の総静電容
量が比較的低いためにデバイス22を充電する際のトラ
ンジスタ14のスルーレートが速く、デバイス22を急
速に充電するのに充分な能力をもつトランジスタ14に
よって、全充電が行なわれる。すなわち、デバイス22
を充電する際のトランジスタ14のスルーレートの遅さ
によって決まる大きな静電容量がある場合に限って、ト
ランジスタ24が「オン」になる。
速に充電される場合には、トランジスタ14のスルー時
間が速いため、電圧が急速に上昇し、コンデンサ32が
この上昇をノード34に伝える。この場合、ノード34
が変化し、その結果、トランジスタ36が「オン」にな
る。それによりノード39が引き下げられて、トランジ
スタ38を「オフ」にし、そのためトランジスタ40及
び42が高レベルで始まったノード43の状態を変化さ
せるのを妨げ、その結果、トランジスタ24はそのゲー
トがオンになるのを妨げられるためオフ状態に維持され
る。したがって、この場合は、デバイス22の総静電容
量が比較的低いためにデバイス22を充電する際のトラ
ンジスタ14のスルーレートが速く、デバイス22を急
速に充電するのに充分な能力をもつトランジスタ14に
よって、全充電が行なわれる。すなわち、デバイス22
を充電する際のトランジスタ14のスルーレートの遅さ
によって決まる大きな静電容量がある場合に限って、ト
ランジスタ24が「オン」になる。
デバイス22の容量性負荷が小さな静電容量(約10ピ
コフアラド)と大きな静電容量(約100ピコフアラド
)の間にある場合も、動作は類似している。すなわち、
ノード34の電圧レベルは、トランジスタ50とコンデ
ンサ32のRC時定数によって決まる。そのため、トラ
ンジスタ38にかかる駆動の量を変動させるノード34
の可変レベルがVddと接地電圧の間に設定され、トラ
ンジスタ24の駆動量(電流能力)を変動させるノード
43上の可変電圧レベルがV(idと接地?!圧の間に
設定されて、デバイス22への’!圧ススルーレート一
定に保つ。
コフアラド)と大きな静電容量(約100ピコフアラド
)の間にある場合も、動作は類似している。すなわち、
ノード34の電圧レベルは、トランジスタ50とコンデ
ンサ32のRC時定数によって決まる。そのため、トラ
ンジスタ38にかかる駆動の量を変動させるノード34
の可変レベルがVddと接地電圧の間に設定され、トラ
ンジスタ24の駆動量(電流能力)を変動させるノード
43上の可変電圧レベルがV(idと接地?!圧の間に
設定されて、デバイス22への’!圧ススルーレート一
定に保つ。
前に指示したように、静電容量54を加えるか、あるい
はトランジスタ48のゲートを接地からデータ線に変え
てトランジスタがrオン」になるのを遅くすることによ
り、この回路の調整を行なうことができる。また、この
回路の作動は、電圧レベルがちょうどトランジスタ36
をオンにするぎりぎりの値となって、トランジスタ36
をオンにすべき場合に速やかに動作が行なえるように、
ノード34を調節するのが好ましいようなものである。
はトランジスタ48のゲートを接地からデータ線に変え
てトランジスタがrオン」になるのを遅くすることによ
り、この回路の調整を行なうことができる。また、この
回路の作動は、電圧レベルがちょうどトランジスタ36
をオンにするぎりぎりの値となって、トランジスタ36
をオンにすべき場合に速やかに動作が行なえるように、
ノード34を調節するのが好ましいようなものである。
この電圧は、バイアス回路網52によって設定される。
このバイアス回路網は第5A図に示し、その動作は上述
した。トランジスタ44.48.42.40が、トラン
ジスタ24をオンにする信号の遅延経路を形成すること
に留意されたい。
した。トランジスタ44.48.42.40が、トラン
ジスタ24をオンにする信号の遅延経路を形成すること
に留意されたい。
デバイス22のそれぞれの負荷が小さく、トランジスタ
24が出力を駆動するために全く使用されずまたは一部
しか使用されないという条件の下では、デバイス50及
びコンデンサ32による制御された遅延の後に、ノード
34は元のバイアス・レベルを回復して、トランジスタ
36を「オフ」にする。これにより、ノード39が上昇
して、トランジスタ38を「オン」にし、出力ノード2
0の立上り時間の完了後に、ノード43が接地電圧にな
ってトランジスタ24を「オン」にする。こうして、出
力をアップ・レベルに維持する、低インピーダンスの電
源がもたらされる。
24が出力を駆動するために全く使用されずまたは一部
しか使用されないという条件の下では、デバイス50及
びコンデンサ32による制御された遅延の後に、ノード
34は元のバイアス・レベルを回復して、トランジスタ
36を「オフ」にする。これにより、ノード39が上昇
して、トランジスタ38を「オン」にし、出力ノード2
0の立上り時間の完了後に、ノード43が接地電圧にな
ってトランジスタ24を「オン」にする。こうして、出
力をアップ・レベルに維持する、低インピーダンスの電
源がもたらされる。
制御バイアス・フィードバック回路30は、制御バイア
ス回路28と同様の構造になっており、Nデータ線が作
動されるとき同様に動作するので、これについて詳細に
説明する必要はない。
ス回路28と同様の構造になっており、Nデータ線が作
動されるとき同様に動作するので、これについて詳細に
説明する必要はない。
第6図はスルーレート(単位ボルト/ナノ秒)の関数と
して出力容量性負荷(単位ピコファラド)を示す曲線で
ある。曲線60は本発明の回路の動作を示し、曲線62
はPデータをフィードバックなしに直接トランジスタ2
4に接続した回路の動作を示す。本発明の回路は、10
〜100ピコフアラドの全範囲にわたって1ナノ秒あた
り1ボルトと2ボルトの間に収まる非常に平坦なカーブ
であり、一方、フィードバックのない場合には、同じ範
囲で1ナノ秒あたりの出力ボルトが約8.5ボルトから
約2ボルトまで変化することが図かられかる。
して出力容量性負荷(単位ピコファラド)を示す曲線で
ある。曲線60は本発明の回路の動作を示し、曲線62
はPデータをフィードバックなしに直接トランジスタ2
4に接続した回路の動作を示す。本発明の回路は、10
〜100ピコフアラドの全範囲にわたって1ナノ秒あた
り1ボルトと2ボルトの間に収まる非常に平坦なカーブ
であり、一方、フィードバックのない場合には、同じ範
囲で1ナノ秒あたりの出力ボルトが約8.5ボルトから
約2ボルトまで変化することが図かられかる。
第7図は、少し修正した制御回路28を示す。
この実施例では、トランジスタ38と48の出力がトラ
ンジスタ64のゲートに直接接続されて、トランジスタ
24をオンにする。この回路は、第5A図の回路よりも
少し鋭敏であり、より慎重な調整を必要とするが、同じ
ように動作する。
ンジスタ64のゲートに直接接続されて、トランジスタ
24をオンにする。この回路は、第5A図の回路よりも
少し鋭敏であり、より慎重な調整を必要とするが、同じ
ように動作する。
第1図は、本発明によるCMOS駆動回路の回路図であ
る。 第2図は、CMOS駆動回路に対する”P″入カデータ
及び″N″入カデカデータである。 第3図は、従来のCMO3駆動回路の回路図である。 第4図は、従来のもう1つのCMOS駆動回路の回路図
である。 第5A図は、第1図の回路の1つの遅延回路部分の回路
図である。 第5B図は、第5A図に示したバイアス回路網の回路図
である。 第6図は、第1図による回路のスルーレートをフィード
バックのない回路のスルーレートと比較したグラフであ
る。 第7図は、第1図の回路の1つの遅延回路部分のもう1
つの回路図である。 10.12・・・・データ線、14.16.24.26
・・・・トランジスタ、18.20・・・・ノード、2
2・・・・容量性デバイス、28.30・・・・制御バ
イアス・フィードバック回路。 第1図 第7図 第5A図 第5B図
る。 第2図は、CMOS駆動回路に対する”P″入カデータ
及び″N″入カデカデータである。 第3図は、従来のCMO3駆動回路の回路図である。 第4図は、従来のもう1つのCMOS駆動回路の回路図
である。 第5A図は、第1図の回路の1つの遅延回路部分の回路
図である。 第5B図は、第5A図に示したバイアス回路網の回路図
である。 第6図は、第1図による回路のスルーレートをフィード
バックのない回路のスルーレートと比較したグラフであ
る。 第7図は、第1図の回路の1つの遅延回路部分のもう1
つの回路図である。 10.12・・・・データ線、14.16.24.26
・・・・トランジスタ、18.20・・・・ノード、2
2・・・・容量性デバイス、28.30・・・・制御バ
イアス・フィードバック回路。 第1図 第7図 第5A図 第5B図
Claims (6)
- (1)入力ノード及び出力ノードと、 「オン」及び「オフ」になるように前記入力ノードに接
続され、「オン」になったとき前記出力ノードに出力を
供給するように電源と前記出力ノードの間に結合された
第1のトランジスタと、 「オン」になったとき前記出力ノードに出力を供給する
ように前記電源と前記出力ノードの間に結合された第2
のトランジスタと、 前記第2のトランジスタより前に前記第1のトランジス
タを「オン」にするように、前記第1及び第2のトラン
ジスタに動作可能に接続された、第1の手段と、 前記第1のトランジスタの出力信号のスルーレートが所
定値未満の場合にだけ前記第2のトランジスタを「オン
」にする、制御バイアス・フィードバック手段と を含むことを特徴とするCMOS駆動回路。 - (2)前記制御バイアス・フィードバック手段が、前記
出力ノードに動作可能に結合されたコンデンサ手段を含
むことを特徴とする請求項1に記載の回路。 - (3)前記制御バイアス・フィードバック手段が、前記
コンデンサ手段を介して前記出力ノードに結合された制
御バイアス・フィードバック回路手段を含み、前記第2
のトランジスタが前記コンデンサの充電速度に応答して
動作可能であることを特徴とする請求項2に記載の回路
。 - (4)前記第2のトランジスタの信号のスルーレートが
前記第1のトランジスタのスルーレートよりも速いこと
を特徴とする請求項1に記載の回路。 - (5)前記第1手段がバッファ回路を含むことを特徴と
する請求項1に記載の回路。 - (6)入力ノードに結合された制御電極を有し、それぞ
れ第1電源ノードと出力ノードの間に結合された、第1
の導電型の第1及び第2のトランジスタと、 入力ノードに結合された制御電極を有し、それぞれ第2
電源ノードと前記出力ノードの間に結合された、第3及
び第4のトランジスタと、 それぞれ前記第2及び第4のトランジスタの制御電極と
前記入力ノードの間に結合された、第1及び第2のバッ
ファ手段と、 前記第1のバッファ手段と前記出力ノードの間に結合さ
れ、前記出力ノードの電圧の変化速度に応じて前記第2
トランジスタに動作電圧を供給する第1の手段と、 前記第2のバッファ手段と前記出力ノードの間に結合さ
れ、前記出力ノードの電圧の変化速度に応じて前記第4
トランジスタに動作電圧を供給する第2の手段と を含む、容量性負荷を駆動するためのCMOS集積回路
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/419,341 US5015880A (en) | 1989-10-10 | 1989-10-10 | CMOS driver circuit |
US419341 | 1989-10-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03135218A true JPH03135218A (ja) | 1991-06-10 |
JPH0810820B2 JPH0810820B2 (ja) | 1996-01-31 |
Family
ID=23661834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2217254A Expired - Lifetime JPH0810820B2 (ja) | 1989-10-10 | 1990-08-20 | Cmos駆動回路 |
Country Status (9)
Country | Link |
---|---|
US (1) | US5015880A (ja) |
EP (1) | EP0422391B1 (ja) |
JP (1) | JPH0810820B2 (ja) |
KR (1) | KR950000525B1 (ja) |
CN (1) | CN1018489B (ja) |
AU (1) | AU631922B2 (ja) |
CA (1) | CA2024638C (ja) |
DE (1) | DE69019665T2 (ja) |
MY (1) | MY106617A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06196981A (ja) * | 1991-07-16 | 1994-07-15 | Samsung Semiconductor Inc | プログラマブル出力ドライバ回路とその実現方法 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
US5122690A (en) * | 1990-10-16 | 1992-06-16 | General Electric Company | Interface circuits including driver circuits with switching noise reduction |
US5119016A (en) * | 1991-03-29 | 1992-06-02 | At&T Bell Laboratories | Clamp limiter circuit with precise clamping level control |
JP3251661B2 (ja) * | 1991-10-15 | 2002-01-28 | テキサス インスツルメンツ インコーポレイテツド | 制御されたスルー・レートを有するcmosバッファ回路 |
JPH05300002A (ja) * | 1992-04-23 | 1993-11-12 | Mitsubishi Electric Corp | 半導体論理回路 |
US5306965A (en) * | 1992-07-01 | 1994-04-26 | Hewlett-Packard Co. | Process compensating variable impedence I/O driver with feedback |
US5280204A (en) * | 1992-07-02 | 1994-01-18 | International Business Machines Corporation | ECI compatible CMOS off-chip driver using feedback to set output levels |
US5430387A (en) * | 1992-09-16 | 1995-07-04 | International Business Machines Corporation | Transition-controlled off-chip driver |
US5500610A (en) * | 1993-10-08 | 1996-03-19 | Standard Microsystems Corp. | Very high current integrated circuit output buffer with short circuit protection and reduced power bus spikes |
US5486782A (en) * | 1994-09-27 | 1996-01-23 | International Business Machines Corporation | Transmission line output driver |
US5774015A (en) * | 1994-12-15 | 1998-06-30 | Nec Corporation | Compact semiconductor integrated circuit capable of reducing electromagnetic emission |
US5528166A (en) * | 1995-03-14 | 1996-06-18 | Intel Corporation | Pulse controlled impedance compensated output buffer |
US5598119A (en) * | 1995-04-05 | 1997-01-28 | Hewlett-Packard Company | Method and apparatus for a load adaptive pad driver |
US6040707A (en) * | 1997-09-15 | 2000-03-21 | Intersil Corporation | Constant slew rate amplifier |
US6114895A (en) * | 1997-10-29 | 2000-09-05 | Agilent Technologies | Integrated circuit assembly having output pads with application specific characteristics and method of operation |
KR100295053B1 (ko) * | 1998-09-03 | 2001-07-12 | 윤종용 | 부하적응형저잡음출력버퍼 |
NL1014401C2 (nl) | 2000-02-17 | 2001-09-04 | Stichting Tech Wetenschapp | Ceriumhoudend anorganisch scintillatormateriaal. |
US6359478B1 (en) * | 2001-08-31 | 2002-03-19 | Pericom Semiconductor Corp. | Reduced-undershoot CMOS output buffer with delayed VOL-driver transistor |
US7095246B2 (en) * | 2004-08-25 | 2006-08-22 | Freescale Semiconductor, Inc. | Variable impedance output buffer |
US11223359B2 (en) * | 2016-03-31 | 2022-01-11 | Qualcomm Incorporated | Power efficient voltage level translator circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6436119A (en) * | 1987-07-13 | 1989-02-07 | Ncr Co | Load and time compatible current supply driving circuit |
JPS6486549A (en) * | 1987-09-28 | 1989-03-31 | Hitachi Ltd | Output buffer circuit |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5958920A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | バツフア回路 |
US4567378A (en) * | 1984-06-13 | 1986-01-28 | International Business Machines Corporation | Driver circuit for controlling signal rise and fall in field effect transistor processors |
US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
US4638187A (en) * | 1985-10-01 | 1987-01-20 | Vtc Incorporated | CMOS output buffer providing high drive current with minimum output signal distortion |
JPH0691454B2 (ja) * | 1986-10-29 | 1994-11-14 | 株式会社東芝 | 出力バツフア回路 |
IT1201859B (it) * | 1986-12-10 | 1989-02-02 | Sgs Microelettronica Spa | Circuito logico cmos |
JPS6457819A (en) * | 1987-08-27 | 1989-03-06 | Seiko Epson Corp | Low noise output drive circuit |
US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
US4795917A (en) * | 1987-11-02 | 1989-01-03 | Pacific Bell | Low power high voltage driver circuit |
US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
JPH02105615A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 半導体集積回路 |
US4890010A (en) * | 1988-12-22 | 1989-12-26 | Ncr Corporation | Matched current source serial bus driver |
-
1989
- 1989-10-10 US US07/419,341 patent/US5015880A/en not_active Expired - Fee Related
-
1990
- 1990-08-20 JP JP2217254A patent/JPH0810820B2/ja not_active Expired - Lifetime
- 1990-09-05 CA CA002024638A patent/CA2024638C/en not_active Expired - Fee Related
- 1990-09-07 EP EP90117239A patent/EP0422391B1/en not_active Expired - Lifetime
- 1990-09-07 DE DE69019665T patent/DE69019665T2/de not_active Expired - Fee Related
- 1990-09-10 CN CN90107575A patent/CN1018489B/zh not_active Expired
- 1990-09-10 AU AU62327/90A patent/AU631922B2/en not_active Ceased
- 1990-09-10 KR KR1019900014243A patent/KR950000525B1/ko not_active IP Right Cessation
- 1990-09-24 MY MYPI90001649A patent/MY106617A/en unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6436119A (en) * | 1987-07-13 | 1989-02-07 | Ncr Co | Load and time compatible current supply driving circuit |
JPS6486549A (en) * | 1987-09-28 | 1989-03-31 | Hitachi Ltd | Output buffer circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06196981A (ja) * | 1991-07-16 | 1994-07-15 | Samsung Semiconductor Inc | プログラマブル出力ドライバ回路とその実現方法 |
Also Published As
Publication number | Publication date |
---|---|
CA2024638A1 (en) | 1991-04-11 |
CN1018489B (zh) | 1992-09-30 |
KR910008953A (ko) | 1991-05-31 |
DE69019665D1 (de) | 1995-06-29 |
DE69019665T2 (de) | 1996-01-25 |
AU631922B2 (en) | 1992-12-10 |
MY106617A (en) | 1995-06-30 |
JPH0810820B2 (ja) | 1996-01-31 |
AU6232790A (en) | 1991-04-18 |
US5015880A (en) | 1991-05-14 |
CN1050942A (zh) | 1991-04-24 |
EP0422391A3 (en) | 1991-07-03 |
CA2024638C (en) | 1995-04-25 |
KR950000525B1 (ko) | 1995-01-24 |
EP0422391B1 (en) | 1995-05-24 |
EP0422391A2 (en) | 1991-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH03135218A (ja) | Cmos駆動回路 | |
JP2922028B2 (ja) | 半導体集積回路の出力回路 | |
EP0329285B1 (en) | Output buffer | |
US5206544A (en) | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance | |
US6469552B2 (en) | Power on reset circuit | |
JP2996301B2 (ja) | 負荷及び時間適応電流供給ドライブ回路 | |
US6229341B1 (en) | Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal receiving method, signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof | |
US5124579A (en) | Cmos output buffer circuit with improved ground bounce | |
KR950008422B1 (ko) | 집적회로 및 이 회로에 사용하기 적합한 제어수단 | |
US20020149392A1 (en) | Level adjustment circuit and data output circuit thereof | |
JPH04139914A (ja) | パワーオンリセット回路 | |
US4963774A (en) | Intermediate potential setting circuit | |
JP2000183724A (ja) | 電圧レベルトランスファ― | |
US6781434B2 (en) | Low charge-dump transistor switch | |
JPH0252460B2 (ja) | ||
JP3256715B2 (ja) | 電流制限出力ドライバ | |
JP3134991B2 (ja) | ディレィ回路 | |
KR960006376B1 (ko) | 어드레스 천이 검출회로 | |
JP2871902B2 (ja) | 電流セル回路 | |
JP3083654B2 (ja) | 出力回路 | |
JP3184369B2 (ja) | 半導体集積回路装置 | |
JPH07326959A (ja) | 半導体装置 | |
JP2635915B2 (ja) | 出力バッファ回路 | |
JP2982313B2 (ja) | 出力バッファ回路 | |
JPH0832421A (ja) | 遅延論理回路素子 |