CN1018489B - 互补金属氧化物半导体存储器驱动器电路 - Google Patents

Abstract

本发明提供一种用来驱动电容性装置的CMOS集成电路。这种集成电路有一个输入节点和一个输出节点，包括一个与输入节点相连、由输入节点控制“导通”和“截止”、在“导通”时向输出节点提供一个输出信号的第一晶体管和一个输出端接到输出节点、在“导通”时向输出节点提供一个输出信号的第二晶体管。该集成电路还包括一个控制电路，用来在第二晶体管导通前导通第一晶体管，并且当仅当第一晶体管输出信号的转换速率低于一给定值时导通第二晶体管。

Description

本发明一般地说涉及CMOS驱动器电路，具体地说，涉及包括一个反馈装置的CMOS驱动器电路，该反馈装置能使驱动器电路驱动传输线网络，特别能驱动其总电容量可在宽广范围内变化的脱片（off    chip）传输线网络，并且即使当总电容量相当大时，还能够快速驱动这种负荷，而当总电容量相当小时，驱动这种负荷时不会发生所谓“振铃”（“ringing”或“反射”（zeflection）。

有许多种主要用来驱动容性负荷，特别用来驱动脱片容器件的驱动电路。这种驱动器电路必须能处理多个这样一种与其配合使用的、其总电容量可在宽广范围内变化的器件。这些驱动器电路通常采用超微细CMOS技术设计，并可以根据设计和最终需要与许多不同电容器件或这种器件组中的任何一个相配用。例如，要求一个驱动器电路设计成驱动一个其总电容量在小到10微微法拉（1Opf）至大到100pf范围内的器件，同时CMOS驱动器则要求处理总容量在这样一个范围内的脱片器件。如果为了处理100pf电容量的器件而把CMOS驱动器电路设计成可极其快速地工作，则当它连接到一些总容量仅10pf的器件时，由于很快的充电或转换速率（正常情况每毫微秒若干伏）会造成称之为“反射”或“振铃”的状况，这种状况发生时意味着信号难以或不可能被检测到，要不，就要求经过长时 间之后等信号稳定了才能读取。另一方面，如果将电路设计成在处理总容量低到10pf的驱动器件时不发生“振铃”，则将其与100pf的电容器件相连时，其转换速率会太低，以致要经长时间之后才能完成对器件的充电，这就使驱动器电路的效率降低。

因此，要求提供一种电路，它既可当充电电容器件有高的总电容量时能足够快速工作，且不能当充电器件有低的总容量时仍可无“振铃”或“反射”地工作。本发明的基本目的正是为了提供一种可以上述这种方式工作的CMOS驱动器电路。

本发明提供了一种用来驱动电容器件的CMOS集成电路。该电路有一个输入节点和一个输出节点，并包括一个与输入节点相连的第一晶体管，该晶体管由输入节点控制接通或断开，当它被接通时，给输出节点送去一个输出信号，还包括一个第二晶体管，其输出端与输出节点相连，并当它被接通时向输出节点输出一个输出信号。提供了一种用以在第二晶体管之前接通第一晶体管的电路装置，又提供了一个用以改变接通程度的控制反馈，以获得所需的输出转换速率。采用此种配置，如果所驱动的电容器件的总电容量低时，第一晶体管将有一个足够快的转换速率以便无需接通第二晶体管而完成器件的整个充电功能，然而，另一方面，如果被充电器件的总容量是足够大的话，那末第一晶体管的低转换速率将使第二晶体管接通，由此向电容器件提供一个附加的充电电压，这样，与只靠第一个晶体完成全部充电相比，所需的时间便减少了。

图1为一个用于CMOS驱动器电路的“P”和“N”输入数据图。

图2为采用CMOS技术的一个驱动器电路的先有技术的实施例;

图3为采用CMOS技术的一个驱动器电路的另一个先有技术的实施例;

图4为本发明的一个CMOS驱动器电路的电路图;

图5为图4电路中的其中一个延迟部份的一个实施例的电路图;

图5A为图5中所示的偏置网络的电路图;

图6为一组用来将图6的电路的转换速率与未设置反馈的电路的转换速率进行比较的曲线;及

图7为图4电路中的其中一个延迟部分的另一个实施例的电路图。

现在参阅附图介绍本发明。在图1中，示出了在一个CMOS电路中的P数据和N数据线的上升和下降曲线。正常时P数据线呈高电平而N数据曲线呈低电平。其中△T为在线上的用来控制示于图2中的先有技术CMOS电路的充电速率的信号的上升或下降时间。该电路包括一对可被N数据或P数据信号接通的晶体管1和2。图3示出了一个CMOS电路，该电路中提供了一个受控延迟，其中晶体管1和2被数据信号直接接通，经过一个给定时间之后，延迟电路3或4将晶体管5或6接通。图3中的晶体管1和2是小功率器件，而晶体管6和5是大功率器件，它们不管晶体管1和2如何动作，经一给定的一段时间之后就被接通。

现参阅图4，图4示出了本发明的作为集成电路片一部份的，由超微粒CMOS技术形成的一个改进的驱动器电路。该驱动器电路适合于接收来自一条P数据线10和一条N数据线12的信号。P数据线10与晶体管14的栅极相连，N数据线与晶体管16的栅极相连。晶体管14和16的输出相连，向节点18和20供给一输出信号，从而节点20提供一个输出信号，向一组用参考数字22所表示的一组电容器件充电。电容器件22的数目可改变，它们通常是一些形成在一块与其上形成驱动器电路的芯片相分离的芯片上;并且，根据器件22的具体使用情况，总电容通常可在10pf至100pf的范围内变化。正是器件22的总电容的这种变化，才要求用本发明的驱动器电路进行补偿。

驱动器电路还包括一对也与节点20相连的晶体管24和26。在本发明中，如果总电容是低的，则晶体管14或16给器件22充电;但是如果总电容是高的话，则既可晶体管14与24一起，或晶体管16与26一起对器件22充电。在这种称之为三态器件的具体的器件中，通常P数据线是高电平，N数据线是低电平。晶体管14或16中的一个被启动。采用这种三态器件的驱动器器件也能被完全截止。这些都是众所周知的，无需详细阐述。

驱动器电路也包括一个连接到晶体管24进行控制的控制偏压反馈电路28，和一个连接到晶体管26进行控制的控制偏压反馈电路30。晶体管14的功率比晶体管24小得多，同样，晶体管16 的功率比晶体管26小得多。工作时，当P数据或N数据来到时，晶体管14或16之一将被启动。现在只在此描述晶体管14和控制反馈电路28的动作，不过应理解到，晶体管16的和控制偏压反馈电路30的动作是相同的，因而不再详细讲述。

现在假设P数据线作用晶体管14，因此使晶体管对电容器件22进行充电。如果器件22总电容是相当低，例如10pf，则转换速率，即晶体管14转换的每毫秒伏特数相当高，因而将快速向电容器件22进行充电。在这种情况下，被控偏压反馈电路28设计得使晶体管24不能导通（晶体管24在正常情况下是截止的），因此，晶体管24将对电容器件22的充电无贡献。另一方面，如果器件22有相当大的总电容量，例如100pf，则晶体管14在向器件22充电过程中的转换速率将相当低，此时，被控制偏压反馈电路28使晶体管24完全导通。晶体管24比晶体管14强或快，它使器件22以高得多的速率充电，于是，如果器件22的总电容器相当低，由于晶体管14是功率相当小速度较慢的晶体管，因此能够处理整个充电，使充电不至快到引起“振铃”或“反射”。另一方面，如果器件22的总电容量相当大，则较大功率的晶体管24被接通。这样使容器件22以比单独由晶体管14进行充电更快的充电;但是由于有一大得多的电容，。这种快充电也不会造成“振铃”或“反射”。又一方面，如果晶体管24被接通，向一个低总电容量的器件22充电，则可能会引起“振铃”或“反射”，干扰信号读取。

现参考图5，图中详细地示出了被控偏压反馈电路28。该电路包括一个连接在节点20和节点34之间的一个电容32，节点34控制晶体管36的栅极，晶体管36的输出通过节点39连接到晶体管38的栅极及晶体管48的输出端。晶体管38的输出连接到与晶体管42相连的晶体管40。晶体管40和42在节点43连接在一起以控制晶体管24的栅极。晶体管40和42的栅极在连接在晶体管44和46之间的节点47处相连接。晶体管44，46，42和40构成了一个充作为缓冲器的双倒相器，晶体管44和46的控制栅与P数据线10相连。该电路还包括一个与偏压网络52相连的晶体管50。如图5A所示，偏压网络52包括器件70，72，74，并提供一个由Vdd流至地的直流电流，这样，节点71比地电平高的一个N沟道门限值，并***件36的门限值。器件72提供了一个轻微的电压降，因而节点73的电压正好稍稍低于器件36的门限值。节点73的电压通过器件50加到节点34。P沟道器件70的栅极可以在地电平与Vdd之间转接而不是直接与地相接，以便使在不动作周期时功耗最小。现再回头看图5，图5中的电路可包含一个接在节点10和39之间的第二电容54，或者晶体管48的栅极可以被连接到P数据线10而不是连接到地，如虚线55所示。这些修改可如所需地改变电路的反馈控制的速度。

下面来介绍被控偏压反馈电路28的工作原理。偏压电路52偏置节点34，使该点电压电平正好在使晶体管36导通的边缘，因而当晶体管36要被导通时，就可快速实现导通。电容器32连接输出节点20和节点34。晶体管50被用作为一个在节点34和偏压电路52之间的电阻。当P数据线10被接上时，它即导通晶体管14，晶体管14向电容器32的节点20提供一个电压。如果在节点20的电压上升缓慢（小于晶体管50和电容32的RC时间常数），则在节点34上的电压将维持其电平，而节点34维持晶体管36在其截止状态。节点39通常是高电平，所以，如果晶体管36截止，节点39保持高电平，而晶体管38保持导通状态。因为输入数据线10从高变到低，则晶体管44和46的连接将使通常处于负电平的节点47变到正电平，从而促使晶体管40和42转换，于是使节点43的电平变到地电平而使晶体管24导通。因此，一个代表器件22的一个大的电容量的晶体管14的慢转换时间促使晶体管24导通;因为晶体管24的功率比晶体管14大，所以电容器件22被迅速充电。

另一方面，如果电容器件22被晶体管14迅速充电，则由于晶体管14的快速转换速率，会使电压快速上升，再由电容器72把电压上升传递到节点34。在这种情况下，节点34的电平将发生变化，从而将晶体管36导通，于是节点39的电平下降，从而使晶体管38截止，这将使晶体管40和42不改变起始处于高电平的节点43的状态，由于栅极不被导通，所以晶体管24仍保持截止。 这样，在器件22的充电过程中，当晶体管14的有快的转换速率，即表示电容器件22具有相当低的总电容量时，晶体管14具有快速向电容器件22充电的能力，由晶体管14完成整个充电。于是，只在有大的电容时（这可从在器件22充电时晶体管14的慢的转换速率确定），晶体管24才被接通。

对于在小电容量（约10pf）和大电容量（约100pf）之间的器件22的电容式加载情况与上类似。即是说，节点34的电平是由晶体管50和电容器32的RC时间常数确定的。由此建立一个在Vdd与地之间的可变的节点39的电平，以改变驱动晶体管38的量值，建立一个在Vdd和地之间可变的节点43的电平，以改变驱动晶体管24的量值（电流容量）从而使加压器件22的电压转换速率保持在一个常值上。

如前所述，既可用加一个电容54，也可以通过把晶体管48的栅极电平从地电平改变到数据线电平来调整上述电路，以减缓晶体管24的导通。此外，最好这样驱动上述电路：将节点34的电平调整得使其电压电平正好处于使晶体管36导通的边缘，这样当晶体管36要被导通时，就可快速被导通。上述节点34的电压是由偏置网络52设定的。在图5A示出了该偏置网络，其工作原理前面已作了介绍。要注意的是，晶体管44，46，42和40为导通晶体管24的信号提供了一个延迟通路。

当器件22的各负载是小的，晶体管24未被或只是部分用于驱动输出这种情况时，在被器件50和电容32实行了一个被控延迟之后，节点34又获得了其使晶体管36截止的原来的偏压电平。这使节点39电平上升，晶体管38导通，节点43变为地电平，使得在输出节点20的上升时间结束之后，将晶体管24导通。这就提供了一个直流的或去除了交流暂态过程的低阻抗源，使输出保持在高电平上。

应该理解到，被控偏压反馈电路30设计得与被控偏压反馈电路28相同，并当N数据线被启动时以相同的方式工作，因此不再予以详述。

图6是一组作为转换速率（每毫秒伏特数）的函数的输出电容负载（pf）的曲线。曲线60表示本发明的电路的情况而曲线62表示P数据线直接与晶体管24相连而无反馈的电路的情况。可以看到，本发明的电路具有一条很平坦的曲线，在整个10到100pf的范围内，只在每毫微秒一两伏之间，而无反馈的那条曲线，在同样的范围内，每毫微秒的输出电压则从约8.5到2伏内变化。

图7示出了一种稍作修改的控制电路28，在该实施例中，晶体管36与48的输出是直接与晶体管64的栅极相连的，晶体管64的输出导通晶体管24。该电路比图5的电路稍灵敏一些，但以同样的方式工作，尽管工作起来更为灵敏和要求更细致的调整。

虽然上面已介绍了本发明的几个实施例，但在无法背离如权利要求书中所申明的范围内，还仍可以作各种修正和改变。

Claims (9)

1、在一个用于驱动电容器件的CMOS集成电路中，其中所述电路包括一个输入节点和一个输出节点，还包括一个第一晶体管，该晶体管与上述输入节点相连，一个第一装置与该第一晶体管相连，用来控制该晶体管的导通或截止，该晶体管被连接在一个电源和一个输出节点之间，并当其被导通时，向该输出节点输出一个输出信号，上述电路其特征在于包括：

一个第二晶体管，它连接在所述电源和输出节点之间，并当其被导通时，向输出节点输出一个输出信号，所述第一装置连接到所述第一和第二晶体管以便控制在所述第二晶体管之前导通所述第一晶体管；以及包括连接在所述输出节点和所述第二晶体管之间的被控偏压反馈装置，以便只有当第一晶体管的输出信号的转换速率低于一个给定值时，上述第二晶体管才被导通。

2、如权利要求1所定义的CMOS集成电路，其特征在于：所述被控偏压反馈装置包括连接到所述输出节点进行控制的电容器装置。

3、如权利要求2所定义的CMOS集成电路，其特征在于：被控偏压装置包括一个被控偏压反馈电路装置，该电路装置通过所述电容装置与所述输出节点相连，所述第二晶体管可根据所述电容器的充电速率工作。

4、如权利要求1所定义的CMOS集成电路，其特征在于：第二晶体管信号的转换速率比第一晶体管的转换速率高。

5、如权利要求1定义的CMOS集成电路，其中所述第一装置包括一个缓冲器。

6、如权利要求2定义的CMOS集成电路，其特征还在于：第二电容装置插在所述被控偏压反馈装置与所述输入节点之间。

7、如权利要求2定义的CMOS集成电路，其特征在于：所述被控偏压反馈装置还包括一个与所述输入节点相连起控制作用的第三晶体管。

8、如权利要求3所定义的CMOS集成电路，其特征还在于：在输出转换结束之后，所述被控偏压反馈装置导通所述第二晶体管，以向电压源提供一个低阻抗箝位电路。

9、一个用来驱动电容性负载的CMOS集成电路，其特征在于包括：

第一导电型的第一和第二晶体管，每个晶体管连接到第一电源节点和一个输出节点之间，所述第一和第二晶体管都有一个与一个输入节点相连的控制电极;

第二导电型的第三和第四晶体，每个都连接在第二电源节点和输出节点之间，所述第三和第四晶体管都有一个与所述输入节点相连的控制电极;

相应连接在所述第二和第四晶体管的所述控制电极与所述输入节点之间的第一和第二缓冲器;

连接在所述第一缓冲器和所述输出节点之间的第一装置，用来根据在所述输出节点上的电压的变化速率向所述第二晶体管提供工作电压;

连接在所述第二缓冲器和所述输出节点之间的第二装置，用来根据在所述输出节点上的电压变化速率向所述第四晶体管提供工作电压。

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