JPS5958920A - バツフア回路 - Google Patents
バツフア回路Info
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- JPS5958920A JPS5958920A JP57169054A JP16905482A JPS5958920A JP S5958920 A JPS5958920 A JP S5958920A JP 57169054 A JP57169054 A JP 57169054A JP 16905482 A JP16905482 A JP 16905482A JP S5958920 A JPS5958920 A JP S5958920A
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- Japan
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- vcc
- transistor
- bootstrap circuit
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、クロック信号等を増幅するバッファ回路に関
し、特に回路のりセント効率を高めて動作の高速化を図
ろうとするものである。
し、特に回路のりセント効率を高めて動作の高速化を図
ろうとするものである。
技術の背景
出力段のＭＯＳ）ランジスタのゲートを電源電圧Ｖｃｃ
より高い電圧で駆動することにより、変化が急峻でしか
もＶｃ、ｃまでの出力ＯＵＴを得ることができるバッフ
ァ回路は、半導体集積回路例えばメモリ内の各種クロッ
ク発生等に用いられる。
より高い電圧で駆動することにより、変化が急峻でしか
もＶｃ、ｃまでの出力ＯＵＴを得ることができるバッフ
ァ回路は、半導体集積回路例えばメモリ内の各種クロッ
ク発生等に用いられる。
この場合、出力段のトランジスタのゲートを駆動する高
電圧をブートストラップ回路で発生させるのが一般的で
あるが、従来の回路（後述する）には充分にその効果を
発揮できないものがある。
電圧をブートストラップ回路で発生させるのが一般的で
あるが、従来の回路（後述する）には充分にその効果を
発揮できないものがある。
発明の目的
本発明は、既存のバッファ回路に一部回路を付加して回
路のりセント効率を高め、出力波形の立上りを改善しよ
うとするものである。
路のりセント効率を高め、出力波形の立上りを改善しよ
うとするものである。
発明の構成
本発明は、出力段のＭＯ３＋−ランジスタのゲートを電
源電圧以上の電圧で駆動する第１のブートストラップ回
路を備えて人力に同期したパルス出力を得るパンファ回
路において、入力に同期して内部的に発生される信号に
よって該第１のブートストラップ回路と逆相に動作し、
電源電圧以上の電圧を発生ずる第２のブートストラップ
回路を設け、そしてリセット期間に該第２のブートスト
ラップ回路の出力で該第１のブートストラップ回路の容
量の充電用ＭＯ３Ｉ−ランジスタを駆動して該第１のブ
ー１−ストラップ回路の容量に電源電圧に近い電圧を充
電するようにしてなることを特徴と場るが、以下図示の
実施例を参照しながらこれを詳細に説明する。
源電圧以上の電圧で駆動する第１のブートストラップ回
路を備えて人力に同期したパルス出力を得るパンファ回
路において、入力に同期して内部的に発生される信号に
よって該第１のブートストラップ回路と逆相に動作し、
電源電圧以上の電圧を発生ずる第２のブートストラップ
回路を設け、そしてリセット期間に該第２のブートスト
ラップ回路の出力で該第１のブートストラップ回路の容
量の充電用ＭＯ３Ｉ−ランジスタを駆動して該第１のブ
ー１−ストラップ回路の容量に電源電圧に近い電圧を充
電するようにしてなることを特徴と場るが、以下図示の
実施例を参照しながらこれを詳細に説明する。
発明の実施例
第１図は本発明の一実施例を示す回路図で、破線枠内の
ブー１−ストランプ回路Ｂ Ｓ Ｔ ２が本発明により
追加されたものである。先ず、この追加回路Ｂ Ｓ Ｔ
２がなく、そしてトランジスタＱ１のゲートが直接Ｖ
ｃｃに接続された従来回路の動作を説明す。図中のＱＩ
Ｏ” ＱＩ ２はデプレッション型のＭＯＳ）ランジ
スタ、Ｑ１〜Ｑ１３〜Ｑ１９ばエンハンスメン１〜型の
ＭＯＳ）ランジスタで、トランジスタＱ＋と容量Ｃ２が
第１のブートストラップ回路Ｂ Ｓ Ｔ ＋を構成する
。入力ＩＮがＬ（ロー）からＨ（ハイ）レベルに立上る
とトランジスタＱ１１．がオンしてノードＮＩの電位は
第２図に示ずようにＬレベルに低下する。この結果トラ
ンジスタＱＩ４はオフになるのでノードＮ２の電位がト
ランジスタＱｌ＋によりプルアップされてＶｃｃまで」
二昇し、トランジスタＱＩ５〜Ｑ＋７がオンする。トラ
ンジスタＱＩ６がオンするとノードＮ６の電位は下り、
またトランジスタＱＩ７がオンすることで出力ＯＵＴは
Ｖｓｓまで低下する。また１−ランジスクＱ１５がオン
することでＶ ｃ ｃ −Ｑ １−Ｎ ａ −Ｃ１２Ｎ
５−Ｑ、５−Ｎ ＋−Ｑ、３−Ｖ ｓ ｓの経路で電
流が流れ、ノードＮ！ｌがＬレベルに低下し、トランジ
スタＱ、、、 Ｑ、。はオフになる。一方、ノート’
Ｎ ａの電位はトランジスタＱ１．がオフの時つまりＩ
Ｎ＝Ｌのとき充電されていた容量Ｃ２によりＶｃｃより
高い電圧に突き上げられるが、トランジスタＱＩ６がオ
ンすると（容１ｉ１ Ｃ２の充電はこのとき行なわれる
）ＶｃｃよりトランジスタＱ１のＶｔｈ１段分低い値に
低下する。第２図の破線Ｎ４’がこれを示している。こ
のため、次に入力ＩＮをＬに立下げ、Ｎ ＋ ＝Ｈ，Ｎ
２ ＝ＬでトランジスタＱＩ４オン、Ｑ１５〜Ｑ１７
オフの状態になったとき、ノードＮ６の２電位が上昇し
て容量Ｃ２による突き上げを行っても、ノードＮ５の電
位は充分に上昇しない。第２図の破線Ｎｒ＋′がこれを
示している。この電位Ｎ５′は出力段のトランジスタＱ
Ｉ９をオンにするもので、これが充分高くなければＮ５
′ ＞ＶＣＣでも出力ＯＵＴはＶｃｃまで上昇しないか
、するにしても時間がかかる。
ブー１−ストランプ回路Ｂ Ｓ Ｔ ２が本発明により
追加されたものである。先ず、この追加回路Ｂ Ｓ Ｔ
２がなく、そしてトランジスタＱ１のゲートが直接Ｖ
ｃｃに接続された従来回路の動作を説明す。図中のＱＩ
Ｏ” ＱＩ ２はデプレッション型のＭＯＳ）ランジ
スタ、Ｑ１〜Ｑ１３〜Ｑ１９ばエンハンスメン１〜型の
ＭＯＳ）ランジスタで、トランジスタＱ＋と容量Ｃ２が
第１のブートストラップ回路Ｂ Ｓ Ｔ ＋を構成する
。入力ＩＮがＬ（ロー）からＨ（ハイ）レベルに立上る
とトランジスタＱ１１．がオンしてノードＮＩの電位は
第２図に示ずようにＬレベルに低下する。この結果トラ
ンジスタＱＩ４はオフになるのでノードＮ２の電位がト
ランジスタＱｌ＋によりプルアップされてＶｃｃまで」
二昇し、トランジスタＱＩ５〜Ｑ＋７がオンする。トラ
ンジスタＱＩ６がオンするとノードＮ６の電位は下り、
またトランジスタＱＩ７がオンすることで出力ＯＵＴは
Ｖｓｓまで低下する。また１−ランジスクＱ１５がオン
することでＶ ｃ ｃ −Ｑ １−Ｎ ａ −Ｃ１２Ｎ
５−Ｑ、５−Ｎ ＋−Ｑ、３−Ｖ ｓ ｓの経路で電
流が流れ、ノードＮ！ｌがＬレベルに低下し、トランジ
スタＱ、、、 Ｑ、。はオフになる。一方、ノート’
Ｎ ａの電位はトランジスタＱ１．がオフの時つまりＩ
Ｎ＝Ｌのとき充電されていた容量Ｃ２によりＶｃｃより
高い電圧に突き上げられるが、トランジスタＱＩ６がオ
ンすると（容１ｉ１ Ｃ２の充電はこのとき行なわれる
）ＶｃｃよりトランジスタＱ１のＶｔｈ１段分低い値に
低下する。第２図の破線Ｎ４’がこれを示している。こ
のため、次に入力ＩＮをＬに立下げ、Ｎ ＋ ＝Ｈ，Ｎ
２ ＝ＬでトランジスタＱＩ４オン、Ｑ１５〜Ｑ１７
オフの状態になったとき、ノードＮ６の２電位が上昇し
て容量Ｃ２による突き上げを行っても、ノードＮ５の電
位は充分に上昇しない。第２図の破線Ｎｒ＋′がこれを
示している。この電位Ｎ５′は出力段のトランジスタＱ
Ｉ９をオンにするもので、これが充分高くなければＮ５
′ ＞ＶＣＣでも出力ＯＵＴはＶｃｃまで上昇しないか
、するにしても時間がかかる。
本発明は、リセット期間（ＩＮ＝Ｈの期間）にノートＮ
２が１１であることを利用してノードＮ４の電位を充分
に高くしておこうとするものである。
２が１１であることを利用してノードＮ４の電位を充分
に高くしておこうとするものである。
具体的には容量ＣＩでトランジスタＱＩのゲート電極（
ノードＮ３）をＶｃｃ以上にし、トランジスタＱ１を通
してノート′Ｎ４をＶｃｃに近い値に充電する。第２図
の実線Ｎλがこれを示している。
ノードＮ３）をＶｃｃ以上にし、トランジスタＱ１を通
してノート′Ｎ４をＶｃｃに近い値に充電する。第２図
の実線Ｎλがこれを示している。
そして、入力ＩＮがＨからＬに切換わるとき、ノードＮ
２もＨからＬへ低下するのでノードＮ３の電位はＶｃｃ
以下へ低下し、トランジスタＱ１はオフになる。このと
きトランジスタＱ１６もオフになってノードＮ６の電位
が上昇し、つれて容量ｃ２の突き上げでノードＮ４の電
位がＶｃｃ以上に上昇する。このためノードＮ５もＶｃ
ｃ以上になってトランジスタＱｔｓ 、 ＱＩ９を充分
に駆動し、出力０ＬＩＴを高速度にＶｃｃに上昇さセる
。第２図の実線波形は全て本発明によるものである。
２もＨからＬへ低下するのでノードＮ３の電位はＶｃｃ
以下へ低下し、トランジスタＱ１はオフになる。このと
きトランジスタＱ１６もオフになってノードＮ６の電位
が上昇し、つれて容量ｃ２の突き上げでノードＮ４の電
位がＶｃｃ以上に上昇する。このためノードＮ５もＶｃ
ｃ以上になってトランジスタＱｔｓ 、 ＱＩ９を充分
に駆動し、出力０ＬＩＴを高速度にＶｃｃに上昇さセる
。第２図の実線波形は全て本発明によるものである。
トランジスタＱ１はＮ３＞ＶＣＣのときＶｃｃＱ＋
Ｎ４ Ｃ２Ｃ１６Ｖｓｓの経路で容量Ｃ２を充電する
が、Ｑ１４オン、Ｃ１６オフでＮ３≦Ｖｃｃ、Ｎ４＞Ｖ
ＣＣになるとカットオフとなるのでノードＮ４の電荷を
Ｖｃｃ側に放電することはない。本発明の基本構成は容
量ｃ１とこれに充電するダイオード接続されたエンハン
スメント型ＭＯ３＋−ランジスクＱ２であるが、ノード
Ｎ３の過充電を防くためにノードＮ３からＶｃｃに向け
て順方向となるダイオード接続されたエンハンスメント
型ＭＯ３＋−ランジスタＱ３を設けると都合がよい。つ
まり、このトランジスタＱ３でノードＮ３の上限電位を
制限しておけば、出力ＯＵＴの立上げ時に何らかの理由
で電源電圧Ｖｃｃが低下してもトランジスタＱ１がオン
になることは防止され、ノードＮ４の電荷をＶｃｃ側に
放電してしまうことがない。またノードＮ４の電位で制
御されるトランジスタＱ４をノードＮ３とＶｃｃ間に接
続すると、トランジスタＱ３と同様にノードＮ３の過充
電を防止できる他、トランジスタＱ１のカットオフを確
実なものとすることができる。つまり、トランジスタＱ
１がカットオフずればよい期間はノードＮ４がＶｃｃ以
上となるときであるから、この期間にトランジスタＱ４
をオンにすればノードＮ３の電位はＶｃｃにクランプさ
れ、トランジスタＱＩのカットオフは電源Ｖｃｃが低下
しても確実に維持される。
Ｎ４ Ｃ２Ｃ１６Ｖｓｓの経路で容量Ｃ２を充電する
が、Ｑ１４オン、Ｃ１６オフでＮ３≦Ｖｃｃ、Ｎ４＞Ｖ
ＣＣになるとカットオフとなるのでノードＮ４の電荷を
Ｖｃｃ側に放電することはない。本発明の基本構成は容
量ｃ１とこれに充電するダイオード接続されたエンハン
スメント型ＭＯ３＋−ランジスクＱ２であるが、ノード
Ｎ３の過充電を防くためにノードＮ３からＶｃｃに向け
て順方向となるダイオード接続されたエンハンスメント
型ＭＯ３＋−ランジスタＱ３を設けると都合がよい。つ
まり、このトランジスタＱ３でノードＮ３の上限電位を
制限しておけば、出力ＯＵＴの立上げ時に何らかの理由
で電源電圧Ｖｃｃが低下してもトランジスタＱ１がオン
になることは防止され、ノードＮ４の電荷をＶｃｃ側に
放電してしまうことがない。またノードＮ４の電位で制
御されるトランジスタＱ４をノードＮ３とＶｃｃ間に接
続すると、トランジスタＱ３と同様にノードＮ３の過充
電を防止できる他、トランジスタＱ１のカットオフを確
実なものとすることができる。つまり、トランジスタＱ
１がカットオフずればよい期間はノードＮ４がＶｃｃ以
上となるときであるから、この期間にトランジスタＱ４
をオンにすればノードＮ３の電位はＶｃｃにクランプさ
れ、トランジスタＱＩのカットオフは電源Ｖｃｃが低下
しても確実に維持される。
発明の効果
以上述べたように本発明によれば、簡単な回路を追加す
るだけでハソファ回路のリセット効率を高め、出力の立
上りを高速化できる利点がある。
るだけでハソファ回路のリセット効率を高め、出力の立
上りを高速化できる利点がある。
第１図は本発明の一実施例を示す回路図、第２図はその
動作波形図である。 図中、Ｂ Ｓ Ｔ ＋は第１のブートストラップ回路、
Ｃ２はその容量、Ｑｌは充電用ＭＯ３Ｉ−ランジスタ、
Ｃ１９は出力段のＭＯＳトランジスタ、Ｂ Ｓ Ｔ２は
第２のブートストラップ回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
動作波形図である。 図中、Ｂ Ｓ Ｔ ＋は第１のブートストラップ回路、
Ｃ２はその容量、Ｑｌは充電用ＭＯ３Ｉ−ランジスタ、
Ｃ１９は出力段のＭＯＳトランジスタ、Ｂ Ｓ Ｔ２は
第２のブートストラップ回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (2)
- （１）出力段のＭｏ５ｔ〜ランジスタのゲートを電源電
圧以上の電圧で駆動する第１のブートスドラ、７プ回路
を備えて入力に同期したパルス出力を得るバッファ回路
において、入力に同期して内部的に発生される信号によ
って該第１のブートストラップ回路と逆相に動作し、電
源電圧以上の電圧を発生ずる第２のブー１−スＩ・ラン
プ回路を設け、そしてリセット期間に該第２のブートス
トラップ回路の出力で該第１のブートストランプ回路の
容量の充電用Ｍｏ５ｔ−ランジスタを駆動して該第１の
ブートス１−ランプ回路の容量に電源電圧に近い電圧を
充電するようにしてなることを特徴とするバッファ回路
。 - （２）第２のブートストラップ回路の出力端にはＭＯＳ
トランジスタが設りられ、該トランジスタにより該出力
が電源電圧より、高い所定値以上にはならないように制
限されることを特徴とする特許請求の範囲第１項記載の
バッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169054A JPS5958920A (ja) | 1982-09-28 | 1982-09-28 | バツフア回路 |
| DE8383305535T DE3376514D1 (en) | 1982-09-28 | 1983-09-20 | Buffer circuit with boot-strap circuit |
| EP83305535A EP0105662B1 (en) | 1982-09-28 | 1983-09-20 | Buffer circuit with boot-strap circuit |
| US06/535,835 US4542307A (en) | 1982-09-28 | 1983-09-26 | Double bootstrapped clock buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169054A JPS5958920A (ja) | 1982-09-28 | 1982-09-28 | バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958920A true JPS5958920A (ja) | 1984-04-04 |
Family
ID=15879475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169054A Pending JPS5958920A (ja) | 1982-09-28 | 1982-09-28 | バツフア回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4542307A (ja) |
| EP (1) | EP0105662B1 (ja) |
| JP (1) | JPS5958920A (ja) |
| DE (1) | DE3376514D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8400523A (nl) * | 1984-02-20 | 1985-09-16 | Philips Nv | Geintegreerde logische bufferschakeling. |
| JPS60198620A (ja) * | 1984-03-21 | 1985-10-08 | Sharp Corp | Ｌｓｉ化したタイミング発生回路 |
| US4617476A (en) * | 1984-10-16 | 1986-10-14 | Zilog, Inc. | High speed clocked, latched, and bootstrapped buffer |
| JPS62183621A (ja) * | 1986-02-08 | 1987-08-12 | Fujitsu Ltd | クロツク発生回路 |
| US4689505A (en) * | 1986-11-13 | 1987-08-25 | Microelectronics And Computer Technology Corporation | High speed bootstrapped CMOS driver |
| US4779015A (en) * | 1987-05-26 | 1988-10-18 | International Business Machines Corporation | Low voltage swing CMOS receiver circuit |
| US4835419A (en) * | 1987-10-30 | 1989-05-30 | International Business Machines Corporation | Source-follower emitter-coupled-logic receiver circuit |
| JP2880734B2 (ja) * | 1989-08-31 | 1999-04-12 | 株式会社東芝 | 集積回路及びその接続回路 |
| US5015880A (en) * | 1989-10-10 | 1991-05-14 | International Business Machines Corporation | CMOS driver circuit |
| IT1251097B (it) * | 1991-07-24 | 1995-05-04 | St Microelectronics Srl | Circuito di bootstrap per il pilotaggio di un transistore mos di potenza in configurazione high side driver. |
| DE102008024316A1 (de) | 2008-05-20 | 2009-11-26 | Schaeffler Kg | Lageranordnung mit zwei axial gegeneinander vorgespannten Schräglagern |
| CN101540600B (zh) * | 2009-04-09 | 2011-12-07 | 复旦大学 | 一种应用于开关电容电路的双自举开关 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3714466A (en) * | 1971-12-22 | 1973-01-30 | North American Rockwell | Clamp circuit for bootstrap field effect transistor |
| US3778784A (en) * | 1972-02-14 | 1973-12-11 | Intel Corp | Memory system incorporating a memory cell and timing means on a single semiconductor substrate |
| US3898479A (en) * | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
| NL7409101A (nl) * | 1973-07-18 | 1975-01-21 | Intel Corp | Mos besturingsschakeling. |
| US3988617A (en) * | 1974-12-23 | 1976-10-26 | International Business Machines Corporation | Field effect transistor bias circuit |
| US4049979A (en) * | 1976-08-24 | 1977-09-20 | National Semiconductor Corporation | Multi-bootstrap driver circuit |
| US4354123A (en) * | 1979-08-13 | 1982-10-12 | Mostek Corporation | High voltage clock generator |
| JPS57106228A (en) * | 1980-12-24 | 1982-07-02 | Fujitsu Ltd | Semiconductor circuit |
| US4431927A (en) * | 1981-04-22 | 1984-02-14 | Inmos Corporation | MOS Capacitive bootstrapping trigger circuit for a clock generator |
| EP0064569B1 (de) * | 1981-05-13 | 1985-02-27 | Ibm Deutschland Gmbh | Eingangsschaltung für einen monolithisch integrierten Halbleiterspeicher mit Feldeffekttransistoren |
| FR2600177B1 (fr) * | 1986-06-13 | 1988-08-19 | Thomson Csf | Procede de fabrication d'un intensificateur d'images radiologiques et intensificateur d'images radiologiques ainsi obtenu |
-
1982
- 1982-09-28 JP JP57169054A patent/JPS5958920A/ja active Pending
-
1983
- 1983-09-20 EP EP83305535A patent/EP0105662B1/en not_active Expired
- 1983-09-20 DE DE8383305535T patent/DE3376514D1/de not_active Expired
- 1983-09-26 US US06/535,835 patent/US4542307A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0105662A2 (en) | 1984-04-18 |
| US4542307A (en) | 1985-09-17 |
| DE3376514D1 (en) | 1988-06-09 |
| EP0105662B1 (en) | 1988-05-04 |
| EP0105662A3 (en) | 1985-05-15 |
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