JP2982313B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP2982313B2 JP2982313B2 JP3002991A JP299191A JP2982313B2 JP 2982313 B2 JP2982313 B2 JP 2982313B2 JP 3002991 A JP3002991 A JP 3002991A JP 299191 A JP299191 A JP 299191A JP 2982313 B2 JP2982313 B2 JP 2982313B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- output
- mos transistor
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特に相補型ＭＯＳ（ＣＭＯＳ）トランジスタを使用
した出力バッファ回路に関する。
し、特に相補型ＭＯＳ（ＣＭＯＳ）トランジスタを使用
した出力バッファ回路に関する。
【０００２】
【従来の技術】従来のこの種の出力バッファ回路を図４
及び図５に示す。図４において、データ入力端子Ｄはイ
ンバータ回路１０１の入力端に接続され、インバータ回
路１０１の出力はＰチャネルＭＯＳ（以下、ＰＭＯＳと
称す）トランジスタ１７及びＮチャネルＭＯＳ（以下、
ＮＭＯＳと称す）トランジスタ２７のゲートに供給され
ている。ＰＭＯＳトランジスタ１７のソースは正電源Ｖ
ＤＤに接続され、ドレインはデータ出力端子ＯＵＴに接
続されている。ＮＭＯＳトランジスタ２７のソースは接
地され、ドレインはデータ出力端子ＯＵＴに接続されて
いる。インバータ回路１０１、ＰＭＯＳトランジスタ１
７、及びＮＭＯＳトランジスタ２７で出力バッファ回路
１００が構成されている。
及び図５に示す。図４において、データ入力端子Ｄはイ
ンバータ回路１０１の入力端に接続され、インバータ回
路１０１の出力はＰチャネルＭＯＳ（以下、ＰＭＯＳと
称す）トランジスタ１７及びＮチャネルＭＯＳ（以下、
ＮＭＯＳと称す）トランジスタ２７のゲートに供給され
ている。ＰＭＯＳトランジスタ１７のソースは正電源Ｖ
ＤＤに接続され、ドレインはデータ出力端子ＯＵＴに接
続されている。ＮＭＯＳトランジスタ２７のソースは接
地され、ドレインはデータ出力端子ＯＵＴに接続されて
いる。インバータ回路１０１、ＰＭＯＳトランジスタ１
７、及びＮＭＯＳトランジスタ２７で出力バッファ回路
１００が構成されている。
【０００３】ここで、データ入力端子Ｄから入力された
データが論理値１（以下、“１”と記す）であると、イ
ンバータ回路１０１の出力は反転して論理値０（以下、
“０”と記す）となり、ＰＭＯＳトランジスタ１７が導
通状態、ＮＭＯＳトランジスタ２７が非導通状態となっ
てデータ出力端子ＯＵＴは正電源ＶＤＤのレベル、即ち
“１”となる。
データが論理値１（以下、“１”と記す）であると、イ
ンバータ回路１０１の出力は反転して論理値０（以下、
“０”と記す）となり、ＰＭＯＳトランジスタ１７が導
通状態、ＮＭＯＳトランジスタ２７が非導通状態となっ
てデータ出力端子ＯＵＴは正電源ＶＤＤのレベル、即ち
“１”となる。
【０００４】データ入力端子Ｄに入力されたデータが
“０”のときは、インバータ回路１０１の出力は“１”
となり、ＰＭＯＳトランジスタ１７が非導通状態、ＮＭ
ＯＳトランジスタ２７が導通状態となって、データ出力
端子ＯＵＴはグランドレベル、即ち“０”となる。
“０”のときは、インバータ回路１０１の出力は“１”
となり、ＰＭＯＳトランジスタ１７が非導通状態、ＮＭ
ＯＳトランジスタ２７が導通状態となって、データ出力
端子ＯＵＴはグランドレベル、即ち“０”となる。
【０００５】このように、この回路は出力データとして
入力データと同相の信号が得られるようになっている。
入力データと同相の信号が得られるようになっている。
【０００６】図５に他の従来例を示す。データ入力端子
Ｄから入力されるデータは、２入力ＮＡＮＤゲート回路
３００と、２入力ＮＯＲゲート回路４００の各一方の入
力端に入力されている。また、制御信号入力端子Ｃから
入力される制御信号は、インバータ回路２００を介して
２入力ＮＯＲゲート回路４００の他方の入力端に入力さ
れると共に、直接２入力ＮＡＮＤゲート回路３００の他
方の入力端に入力されている。そして、これらのゲート
回路３００，４００の出力が夫々ＰＭＯＳトランジスタ
１７，ＮＭＯＳトランジスタ２７のゲートに入力されて
いる。
Ｄから入力されるデータは、２入力ＮＡＮＤゲート回路
３００と、２入力ＮＯＲゲート回路４００の各一方の入
力端に入力されている。また、制御信号入力端子Ｃから
入力される制御信号は、インバータ回路２００を介して
２入力ＮＯＲゲート回路４００の他方の入力端に入力さ
れると共に、直接２入力ＮＡＮＤゲート回路３００の他
方の入力端に入力されている。そして、これらのゲート
回路３００，４００の出力が夫々ＰＭＯＳトランジスタ
１７，ＮＭＯＳトランジスタ２７のゲートに入力されて
いる。
【０００７】いま、制御信号入力端子Ｃに“１”が入力
されていると、インバータ回路２００の出力は“０”で
ある。ここでデータ入力端子Ｄに“１”が入力される
と、２入力ＮＡＮＤゲート回路３００，２入力ＮＯＲゲ
ート回路４００の出力は夫々“０”となり、ＰＭＯＳト
ランジスタ１７が導通状態、ＮＭＯＳトランジスタ２７
が非導通状態となってデータ出力端子ＯＵＴには“１”
が出力される。
されていると、インバータ回路２００の出力は“０”で
ある。ここでデータ入力端子Ｄに“１”が入力される
と、２入力ＮＡＮＤゲート回路３００，２入力ＮＯＲゲ
ート回路４００の出力は夫々“０”となり、ＰＭＯＳト
ランジスタ１７が導通状態、ＮＭＯＳトランジスタ２７
が非導通状態となってデータ出力端子ＯＵＴには“１”
が出力される。
【０００８】また、データ入力端子Ｄに“０”が入力さ
れると、２入力ＮＡＮＤゲート回路３００，２入力ＮＯ
Ｒゲート回路４００の出力は夫々“１”となり、ＰＭＯ
Ｓトランジスタ１７が非導通状態、ＮＭＯＳトランジス
タ２７が導通状態となってデータ出力端子ＯＵＴには
“０”が出力される。
れると、２入力ＮＡＮＤゲート回路３００，２入力ＮＯ
Ｒゲート回路４００の出力は夫々“１”となり、ＰＭＯ
Ｓトランジスタ１７が非導通状態、ＮＭＯＳトランジス
タ２７が導通状態となってデータ出力端子ＯＵＴには
“０”が出力される。
【０００９】一方、制御信号入力端子Ｃに“０”が入力
されている場合には、インバータ回路２００の出力は
“１”となり、データ入力端子Ｄのレベルに拘らず２入
力ＮＡＮＤゲート回路３００の出力は“１”、２入力Ｎ
ＯＲゲート回路４００の出力は“０”に固定され、ＰＭ
ＯＳトランジスタ１７とＮＭＯＳトランジスタ２７はい
ずれも非導通状態となる。この場合、データ出力端子Ｏ
ＵＴのレベルは、ハイ・インピーダンス状態となる。
されている場合には、インバータ回路２００の出力は
“１”となり、データ入力端子Ｄのレベルに拘らず２入
力ＮＡＮＤゲート回路３００の出力は“１”、２入力Ｎ
ＯＲゲート回路４００の出力は“０”に固定され、ＰＭ
ＯＳトランジスタ１７とＮＭＯＳトランジスタ２７はい
ずれも非導通状態となる。この場合、データ出力端子Ｏ
ＵＴのレベルは、ハイ・インピーダンス状態となる。
【００１０】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路では、データ入力端子Ｄのレベルが“１”か
ら“０”又は“０”から“１”に切換わる過程で、バッ
ファ部を構成するＰＭＯＳトランジスタ１７とＮＭＯＳ
トランジスタ２７の両方が導通する状態が一瞬ではある
が存在する。しかも、一般にこの種の出力バッファ回路
では、データ出力端子ＯＵＴの負荷として小さな抵抗又
は大きな容量が接続された場合でも十分な駆動能力を確
保するように、出力段のＰＭＯＳトランジスタ１７及び
ＮＭＯＳトランジスタ２７はゲート長Ｌに対するゲート
幅Ｗの比（以下、Ｗ／Ｌと記す）を大きく設定すること
が多い。
ッファ回路では、データ入力端子Ｄのレベルが“１”か
ら“０”又は“０”から“１”に切換わる過程で、バッ
ファ部を構成するＰＭＯＳトランジスタ１７とＮＭＯＳ
トランジスタ２７の両方が導通する状態が一瞬ではある
が存在する。しかも、一般にこの種の出力バッファ回路
では、データ出力端子ＯＵＴの負荷として小さな抵抗又
は大きな容量が接続された場合でも十分な駆動能力を確
保するように、出力段のＰＭＯＳトランジスタ１７及び
ＮＭＯＳトランジスタ２７はゲート長Ｌに対するゲート
幅Ｗの比（以下、Ｗ／Ｌと記す）を大きく設定すること
が多い。
【００１１】従って、従来の出力バッファ回路では、こ
のようなＷ／Ｌが大きい、即ち、導通状態における等価
抵抗成分の小さいＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタの両方が同時に導通状態になることにより、正
電源ＶＤＤからグランドに向かって大きな電流が流れる
という問題点がある。
のようなＷ／Ｌが大きい、即ち、導通状態における等価
抵抗成分の小さいＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタの両方が同時に導通状態になることにより、正
電源ＶＤＤからグランドに向かって大きな電流が流れる
という問題点がある。
【００１２】この電流は正電源ＶＤＤ又はグランドの配
線の抵抗成分やインダクタンス成分によって決まる雑音
を発生させ、同一集積回路基板上の他の回路に対して、
正電源ＶＤＤレベルの変動又はグランドレベルの変動を
もたらし、回路動作に悪影響を及ぼす。
線の抵抗成分やインダクタンス成分によって決まる雑音
を発生させ、同一集積回路基板上の他の回路に対して、
正電源ＶＤＤレベルの変動又はグランドレベルの変動を
もたらし、回路動作に悪影響を及ぼす。
【００１３】更に、データ出力端子ＯＵＴの負荷として
大きな容量が接続された場合にも回路動作に悪影響を及
ぼすことがある。図６と図７を用いてこれを説明する。
図６は、図４の出力バッファ回路１００のデータ出力端
子ＯＵＴに負荷容量１１３が接続され、更に正電源ＶＤ
Ｄ及びグランドの配線にインダクタンス成分１１１，１
１２が含まれていることを示す等価回路である。また、
図７はこの時の出力バッファ回路の動作を示すタイミン
グ図である。
大きな容量が接続された場合にも回路動作に悪影響を及
ぼすことがある。図６と図７を用いてこれを説明する。
図６は、図４の出力バッファ回路１００のデータ出力端
子ＯＵＴに負荷容量１１３が接続され、更に正電源ＶＤ
Ｄ及びグランドの配線にインダクタンス成分１１１，１
１２が含まれていることを示す等価回路である。また、
図７はこの時の出力バッファ回路の動作を示すタイミン
グ図である。
【００１４】データ出力端子ＯＵＴのレベルが“０”か
ら“１”に変化する間はデータ出力端子ＯＴＵの端子電
流ｉは負荷容量１１３の充電電流となり、データ出力端
子ＯＵＴのレベルが“１”から“０”に変化する間はデ
ータ出力端子ＯＵＴの端子電流ｉは負荷容量１１３の放
電電流となる。
ら“１”に変化する間はデータ出力端子ＯＴＵの端子電
流ｉは負荷容量１１３の充電電流となり、データ出力端
子ＯＵＴのレベルが“１”から“０”に変化する間はデ
ータ出力端子ＯＵＴの端子電流ｉは負荷容量１１３の放
電電流となる。
【００１５】負荷容量１１３の静電容量をＣＬとする
と、負荷容量１１３に蓄えられる電荷量はＣＬ・ＶＤＤ
（図７の斜線部の面積に相当する）であり、入力レベル
の切換え時に、Ｗ／Ｌの大きいトランジスタを介してこ
の電荷量が一瞬のうちに移動するため大きな電流変化
（ｄｉ／ｄｔ）が起こり、電磁誘電性の雑音が発生す
る。
と、負荷容量１１３に蓄えられる電荷量はＣＬ・ＶＤＤ
（図７の斜線部の面積に相当する）であり、入力レベル
の切換え時に、Ｗ／Ｌの大きいトランジスタを介してこ
の電荷量が一瞬のうちに移動するため大きな電流変化
（ｄｉ／ｄｔ）が起こり、電磁誘電性の雑音が発生す
る。
【００１６】正電源ＶＤＤの配線のインダクタンス成分
１１１のインダクタンスをＬ１、グランドの配線のイン
ダクタンス成分１１２のインダクタンスをＬ２とする
と、負荷容量１１３の充電時には、Ｌ１・（ｄｉ／ｄ
ｔ）の雑音電圧が正電源ＶＤＤ側に発生し、放電時には
Ｌ２・（ｄｉ／ｄｔ）の雑音電圧がグランド側に発生す
る。この種の雑音は、同一基板上の他の回路及び外部回
路に対して誤動作を引き起こす原因となる。
１１１のインダクタンスをＬ１、グランドの配線のイン
ダクタンス成分１１２のインダクタンスをＬ２とする
と、負荷容量１１３の充電時には、Ｌ１・（ｄｉ／ｄ
ｔ）の雑音電圧が正電源ＶＤＤ側に発生し、放電時には
Ｌ２・（ｄｉ／ｄｔ）の雑音電圧がグランド側に発生す
る。この種の雑音は、同一基板上の他の回路及び外部回
路に対して誤動作を引き起こす原因となる。
【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、入力レベル変化時の貫通電流の発生を防止
すると共に、入力レベル変化時の電流変化を抑制し、同
一基板上の他の回路及び外部回路の誤動作防止すること
ができる出力バッファ回路を提供することを目的とす
る。
のであって、入力レベル変化時の貫通電流の発生を防止
すると共に、入力レベル変化時の電流変化を抑制し、同
一基板上の他の回路及び外部回路の誤動作防止すること
ができる出力バッファ回路を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明の出力バッファ回
路は、データ入力端子を第１の入力とし第１の信号遅延
回路の出力を第２の入力とする少なくとも２つの入力を
備えたＮＡＮＤゲート回路と、データ入力端子を第１の
入力とし第２の信号遅延回路の出力を第２の入力とする
少なくとも２つの入力を備えたＮＯＲゲート回路と、ゲ
ートが前記ＮＡＮＤゲート回路の第１の出力に接続され
ソースが第１の電源端子に接続されドレインが前記ＮＯ
Ｒゲート回路の第２の出力に接続された第１のＰチャネ
ルＭＯＳトランジスタと、ゲートが前記ＮＯＲゲート回
路の第３の出力に接続されドレインが前記ＮＯＲゲート
回路の第１の出力に接続された第２のＰチャネルＭＯＳ
トランジスタと、ゲートが前記ＮＡＮＤゲート回路の第
１の出力に接続されソースが前記第１の電源端子に接続
された第３のＰチャネルＭＯＳトランジスタと、ゲート
が前記ＮＯＲゲート回路の第１の出力に接続されソース
が第２の電源端子に接続されドレインが前記ＮＡＮＤゲ
ート回路の第２の出力に接続された第１のＮチャネルＭ
ＯＳトランジスタと、ゲートが前記ＮＡＮＤゲート回路
の第２の出力に接続されドレインが前記ＮＡＮＤゲート
回路の第１の出力に接続された第２のＮチャネルＭＯＳ
トランジスタと、ゲートが前記ＮＯＲゲート回路の第１
の出力に接続されソースが前記第２の電源端子に接続さ
れた第３のＮチャネルＭＯＳトランジスタと、前記第２
のＰチャネルＭＯＳトランジスタのソースと前記第３の
ＰチャネルＭＯＳトランジスタのドレインと前記第２の
ＮチャネルＭＯＳトランジスタのソースと前記第３のＮ
チャネルＭＯＳトランジスタのドレインを共通接続して
得られるデータ出力端子と、前記ＮＯＲゲート回路の第
１の出力を入力とする前記第１の信号遅延回路と、前記
ＮＡＮＤゲート回路の第１の出力を入力とする前記第２
の信号遅延回路とを有している。
路は、データ入力端子を第１の入力とし第１の信号遅延
回路の出力を第２の入力とする少なくとも２つの入力を
備えたＮＡＮＤゲート回路と、データ入力端子を第１の
入力とし第２の信号遅延回路の出力を第２の入力とする
少なくとも２つの入力を備えたＮＯＲゲート回路と、ゲ
ートが前記ＮＡＮＤゲート回路の第１の出力に接続され
ソースが第１の電源端子に接続されドレインが前記ＮＯ
Ｒゲート回路の第２の出力に接続された第１のＰチャネ
ルＭＯＳトランジスタと、ゲートが前記ＮＯＲゲート回
路の第３の出力に接続されドレインが前記ＮＯＲゲート
回路の第１の出力に接続された第２のＰチャネルＭＯＳ
トランジスタと、ゲートが前記ＮＡＮＤゲート回路の第
１の出力に接続されソースが前記第１の電源端子に接続
された第３のＰチャネルＭＯＳトランジスタと、ゲート
が前記ＮＯＲゲート回路の第１の出力に接続されソース
が第２の電源端子に接続されドレインが前記ＮＡＮＤゲ
ート回路の第２の出力に接続された第１のＮチャネルＭ
ＯＳトランジスタと、ゲートが前記ＮＡＮＤゲート回路
の第２の出力に接続されドレインが前記ＮＡＮＤゲート
回路の第１の出力に接続された第２のＮチャネルＭＯＳ
トランジスタと、ゲートが前記ＮＯＲゲート回路の第１
の出力に接続されソースが前記第２の電源端子に接続さ
れた第３のＮチャネルＭＯＳトランジスタと、前記第２
のＰチャネルＭＯＳトランジスタのソースと前記第３の
ＰチャネルＭＯＳトランジスタのドレインと前記第２の
ＮチャネルＭＯＳトランジスタのソースと前記第３のＮ
チャネルＭＯＳトランジスタのドレインを共通接続して
得られるデータ出力端子と、前記ＮＯＲゲート回路の第
１の出力を入力とする前記第１の信号遅延回路と、前記
ＮＡＮＤゲート回路の第１の出力を入力とする前記第２
の信号遅延回路とを有している。
【００１９】また、上述のＮＡＮＤゲート回路はソース
が共に第１の電源端子に接続されドレインが共に第４の
ＮチャネルＭＯＳトランジスタのドレインに接続された
第４のＰチャネルＭＯＳトランジスタ及び第５のＰチャ
ネルＭＯＳトランジスタと、前記第４のＮチャネルＭＯ
Ｓトランジスタのソースにドレインを接続し第２の電源
端子にソースを接続した第５のＮチャネルＭＯＳトラン
ジスタとから構成され、第１の入力が前記第４のＰチャ
ネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳ
トランジスタとのゲートに接続され、第２の入力が前記
第５のＰチャネルＭＯＳトランジスタと前記第５のＮチ
ャネルＭＯＳトランジスタとのゲートに接続され、前記
第４のＰチャネルＭＯＳトランジスタと前記第５のＰチ
ャネルＭＯＳトランジスタの共通接続されたドレインを
第１の出力とし、前記第５のＮチャネルＭＯＳトランジ
スタのドレインを第２の出力とするＮＡＮＤゲート回路
であり、ＮＯＲゲート回路はソースが共に第２の電源端
子に接続されドレインが共に第６のＰチャネルＭＯＳト
ランジスタのドレインに接続された第６のＮチャネルＭ
ＯＳトランジスタ及び第７のＮチャネルＭＯＳトランジ
スタと、前記第６のＰチャネルＭＯＳトランジスタのソ
ースにドレインを接続し第１の電源端子にソースを接続
した第７のＰチャネルＭＯＳトランジスタとから構成さ
れ、第１の入力が前記第６のＮチャネルＭＯＳトランジ
スタと前記第６のＰチャネルＭＯＳトランジスタとのゲ
ートに接続され、第２の入力が前記第７のＮチャネルＭ
ＯＳトランジスタと前記第７のＰチャネルＭＯＳトラン
ジスタとのゲートに接続され、前記第６のＮチャネルＭ
ＯＳトランジスタと前記第７のＮチャネルＭＯＳトラン
ジスタの共通接続されたドレインを第１の出力とし、前
記第７のＰチャネルＭＯＳトランジスタのドレインを第
２の出力とするＮＯＲゲート回路であり、更に信号遅延
回路は奇数段のインバータ回路の直列接続で構成される
信号遅延回路である。
が共に第１の電源端子に接続されドレインが共に第４の
ＮチャネルＭＯＳトランジスタのドレインに接続された
第４のＰチャネルＭＯＳトランジスタ及び第５のＰチャ
ネルＭＯＳトランジスタと、前記第４のＮチャネルＭＯ
Ｓトランジスタのソースにドレインを接続し第２の電源
端子にソースを接続した第５のＮチャネルＭＯＳトラン
ジスタとから構成され、第１の入力が前記第４のＰチャ
ネルＭＯＳトランジスタと前記第４のＮチャネルＭＯＳ
トランジスタとのゲートに接続され、第２の入力が前記
第５のＰチャネルＭＯＳトランジスタと前記第５のＮチ
ャネルＭＯＳトランジスタとのゲートに接続され、前記
第４のＰチャネルＭＯＳトランジスタと前記第５のＰチ
ャネルＭＯＳトランジスタの共通接続されたドレインを
第１の出力とし、前記第５のＮチャネルＭＯＳトランジ
スタのドレインを第２の出力とするＮＡＮＤゲート回路
であり、ＮＯＲゲート回路はソースが共に第２の電源端
子に接続されドレインが共に第６のＰチャネルＭＯＳト
ランジスタのドレインに接続された第６のＮチャネルＭ
ＯＳトランジスタ及び第７のＮチャネルＭＯＳトランジ
スタと、前記第６のＰチャネルＭＯＳトランジスタのソ
ースにドレインを接続し第１の電源端子にソースを接続
した第７のＰチャネルＭＯＳトランジスタとから構成さ
れ、第１の入力が前記第６のＮチャネルＭＯＳトランジ
スタと前記第６のＰチャネルＭＯＳトランジスタとのゲ
ートに接続され、第２の入力が前記第７のＮチャネルＭ
ＯＳトランジスタと前記第７のＰチャネルＭＯＳトラン
ジスタとのゲートに接続され、前記第６のＮチャネルＭ
ＯＳトランジスタと前記第７のＮチャネルＭＯＳトラン
ジスタの共通接続されたドレインを第１の出力とし、前
記第７のＰチャネルＭＯＳトランジスタのドレインを第
２の出力とするＮＯＲゲート回路であり、更に信号遅延
回路は奇数段のインバータ回路の直列接続で構成される
信号遅延回路である。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の第１の実施例の出力バッファ回路
の構成を示す図である。２入力ＮＡＮＤゲート回路１は
ＰＭＯＳトランジスタ１１，１２及びＮＭＯＳトランジ
スタ２１，２２で構成され、ＰＭＯＳトランジスタ１１
とＮＭＯＳトランジスタ２１のゲートは第１の入力端子
Ｉ１１に、ＰＭＯＳトランジスタ１２のＮＭＯＳトラン
ジスタ２２のゲートは第２の入力端子Ｉ１２に接続され
る。ＰＭＯＳトランジスタ１１及び１２のソースは正電
源ＶＤＤに接続され、ＮＭＯＳトランジスタ２２のソー
スはグランドに接続される。
る。図１は、本発明の第１の実施例の出力バッファ回路
の構成を示す図である。２入力ＮＡＮＤゲート回路１は
ＰＭＯＳトランジスタ１１，１２及びＮＭＯＳトランジ
スタ２１，２２で構成され、ＰＭＯＳトランジスタ１１
とＮＭＯＳトランジスタ２１のゲートは第１の入力端子
Ｉ１１に、ＰＭＯＳトランジスタ１２のＮＭＯＳトラン
ジスタ２２のゲートは第２の入力端子Ｉ１２に接続され
る。ＰＭＯＳトランジスタ１１及び１２のソースは正電
源ＶＤＤに接続され、ＮＭＯＳトランジスタ２２のソー
スはグランドに接続される。
【００２１】また、ＰＭＯＳトランジスタ１１，１２と
ＮＭＯＳトランジスタ２１の共通接続されたドレインは
第１の出力端子Ｏ１１に接続され、ＮＭＯＳトランジス
タ２２のドレインとＮＭＯＳトランジスタ２１のソース
の共通接続点は第２の出力端子Ｏ１２に接続される。
ＮＭＯＳトランジスタ２１の共通接続されたドレインは
第１の出力端子Ｏ１１に接続され、ＮＭＯＳトランジス
タ２２のドレインとＮＭＯＳトランジスタ２１のソース
の共通接続点は第２の出力端子Ｏ１２に接続される。
【００２２】２入力ＮＯＲゲート回路２はＰＭＯＳトラ
ンジスタ１３，１４及びＮＭＯＳトランジスタ２３，２
４で構成され、ＰＭＯＳトランジスタ１４とＮＭＯＳト
ランジスタ２３のゲートは第１の入力端子Ｉ２１に、Ｐ
ＭＯＳトランジスタ１３とＮＭＯＳトランジスタ２４の
ゲートは第２の入力端子Ｉ２２に接続される。ＮＭＯＳ
トランジスタ２３及び２４のソースはグランドに接続さ
れ、ＰＭＯＳトランジスタ１３のソースは正電源ＶＤＤ
に接続される。
ンジスタ１３，１４及びＮＭＯＳトランジスタ２３，２
４で構成され、ＰＭＯＳトランジスタ１４とＮＭＯＳト
ランジスタ２３のゲートは第１の入力端子Ｉ２１に、Ｐ
ＭＯＳトランジスタ１３とＮＭＯＳトランジスタ２４の
ゲートは第２の入力端子Ｉ２２に接続される。ＮＭＯＳ
トランジスタ２３及び２４のソースはグランドに接続さ
れ、ＰＭＯＳトランジスタ１３のソースは正電源ＶＤＤ
に接続される。
【００２３】また、ＮＭＯＳトランジスタ２３，２４と
ＰＭＯＳトランジスタ１４の共通接続されたドレインは
第１の出力端子Ｏ２１に接続され、ＰＭＯＳトランジス
タ１３のドレインとＰＭＯＳトランジスタ１４のソース
の共通接続点は第２の出力端子Ｏ２２に接続される。
ＰＭＯＳトランジスタ１４の共通接続されたドレインは
第１の出力端子Ｏ２１に接続され、ＰＭＯＳトランジス
タ１３のドレインとＰＭＯＳトランジスタ１４のソース
の共通接続点は第２の出力端子Ｏ２２に接続される。
【００２４】信号遅延回路３１，３２は夫々インバータ
回路３段で構成され、入力信号の遅延と反転の役目を果
す。
回路３段で構成され、入力信号の遅延と反転の役目を果
す。
【００２５】一方、データ入力端子Ｄから入力されるデ
ータは、２入力ＮＡＮＤゲート回路１及び２入力ＮＯＲ
ゲート回路２の第１の入力として与えられ、２入力ＮＡ
ＮＤゲート回路１の第２の入力には信号遅延回路３２の
出力が、２入力ＮＯＲゲート回路２の第２の入力には信
号遅延回路３１の出力が夫々入力されている。
ータは、２入力ＮＡＮＤゲート回路１及び２入力ＮＯＲ
ゲート回路２の第１の入力として与えられ、２入力ＮＡ
ＮＤゲート回路１の第２の入力には信号遅延回路３２の
出力が、２入力ＮＯＲゲート回路２の第２の入力には信
号遅延回路３１の出力が夫々入力されている。
【００２６】更に、２入力ＮＡＮＤゲート回路１の第１
の出力端子はＰＭＯＳトランジスタ１７のゲート，ＰＭ
ＯＳトランジスタ１５のゲート，ＮＭＯＳトランジスタ
２６のドレイン及び信号遅延回路３１の入力に供給さ
れ、２入力ＮＡＮＤゲート回路１の第２の出力端子はＮ
ＭＯＳトランジスタ２６のゲート及びＮＭＯＳトランジ
スタ２５のドレインに供給される。
の出力端子はＰＭＯＳトランジスタ１７のゲート，ＰＭ
ＯＳトランジスタ１５のゲート，ＮＭＯＳトランジスタ
２６のドレイン及び信号遅延回路３１の入力に供給さ
れ、２入力ＮＡＮＤゲート回路１の第２の出力端子はＮ
ＭＯＳトランジスタ２６のゲート及びＮＭＯＳトランジ
スタ２５のドレインに供給される。
【００２７】また、２入力ＮＯＲゲート回路２の第１の
出力端子はＮＭＯＳトランジスタ２７のゲート，ＮＭＯ
Ｓトランジスタ２５のゲート，ＰＭＯＳトランジスタ１
６のドレイン及び信号遅延回路３２の入力に供給され、
２入力ＮＯＲゲート回路２の第２の出力端子はＰＭＯＳ
トランジスタ１６のゲート及びＰＭＯＳトランジスタ１
５のドレインに供給される。
出力端子はＮＭＯＳトランジスタ２７のゲート，ＮＭＯ
Ｓトランジスタ２５のゲート，ＰＭＯＳトランジスタ１
６のドレイン及び信号遅延回路３２の入力に供給され、
２入力ＮＯＲゲート回路２の第２の出力端子はＰＭＯＳ
トランジスタ１６のゲート及びＰＭＯＳトランジスタ１
５のドレインに供給される。
【００２８】ＰＭＯＳトランジスタ１５，１７のソース
は正電源ＶＤＤに、ＮＭＯＳトランジスタ２５，２７の
ソースはグランドに夫々に接続し、ＰＭＯＳトランジス
タ１６のソース，ＮＭＯＳトランジスタ２６のソース，
ＰＭＯＳトランジスタ１７のドレイン及びＮＭＯＳトラ
ンジスタ２７のドレインはデータ出力端子ＯＵＴに接続
されている。
は正電源ＶＤＤに、ＮＭＯＳトランジスタ２５，２７の
ソースはグランドに夫々に接続し、ＰＭＯＳトランジス
タ１６のソース，ＮＭＯＳトランジスタ２６のソース，
ＰＭＯＳトランジスタ１７のドレイン及びＮＭＯＳトラ
ンジスタ２７のドレインはデータ出力端子ＯＵＴに接続
されている。
【００２９】尚、ＰＭＯＳトランジスタ１７及びＮＭＯ
Ｓトランジスタ２７は、データ出力端子ＯＵＴの負荷と
して小さな抵抗又は大きな容量が接続された場合でも十
分に駆動できるように、Ｗ／Ｌが大きく設定されてい
る。
Ｓトランジスタ２７は、データ出力端子ＯＵＴの負荷と
して小さな抵抗又は大きな容量が接続された場合でも十
分に駆動できるように、Ｗ／Ｌが大きく設定されてい
る。
【００３０】次に、このように構成された本実施例の出
力バッファ回路の動作について、図２のタイミング図を
参照し、説明する。いま、データ入力端子Ｄに“０”が
入力されていると、２入力ＮＡＮＤゲート回路１の第１
の出力端子Ｏ１１は“１”でＰＭＯＳトランジスタ１
５，１７は非導通状態、信号遅延回路３１の出力は
“０”、２入力ＮＯＲゲート回路２の第１の出力端子Ｏ
２１及び第２の出力端子Ｏ２２は“１”、ＮＭＯＳトラ
ンジスタ２７は導通状態、ＰＭＯＳトランジスタ１６は
非導通状態、ＮＭＯＳトランジスタ２５は導通状態、信
号遅延回路３２の出力は“０”、２入力ＮＡＮＤゲート
回路１の第２の出力端子Ｏ１２は導通状態のＮＭＯＳト
ランジスタ２５の作用で“０”、ＮＭＯＳトランジスタ
２６は非導通状態となり、データ出力端子ＯＵＴには
“０”が出力されて回路は安定している（図２の
（１））。
力バッファ回路の動作について、図２のタイミング図を
参照し、説明する。いま、データ入力端子Ｄに“０”が
入力されていると、２入力ＮＡＮＤゲート回路１の第１
の出力端子Ｏ１１は“１”でＰＭＯＳトランジスタ１
５，１７は非導通状態、信号遅延回路３１の出力は
“０”、２入力ＮＯＲゲート回路２の第１の出力端子Ｏ
２１及び第２の出力端子Ｏ２２は“１”、ＮＭＯＳトラ
ンジスタ２７は導通状態、ＰＭＯＳトランジスタ１６は
非導通状態、ＮＭＯＳトランジスタ２５は導通状態、信
号遅延回路３２の出力は“０”、２入力ＮＡＮＤゲート
回路１の第２の出力端子Ｏ１２は導通状態のＮＭＯＳト
ランジスタ２５の作用で“０”、ＮＭＯＳトランジスタ
２６は非導通状態となり、データ出力端子ＯＵＴには
“０”が出力されて回路は安定している（図２の
（１））。
【００３１】ここで、データ入力端子Ｄのレベルが
“０”から“１”に変化し、更に“１”から“０”に変
化したときの各部の動作を説明する。
“０”から“１”に変化し、更に“１”から“０”に変
化したときの各部の動作を説明する。
【００３２】データ入力端子Ｄのレベルが“０”から
“１”に変化すると、まず２入力ＮＯＲゲート回路２の
第１の出力端子Ｏ２１が“１”から“０”になり、これ
によって、ＮＭＯＳトランジスタ２５，２７は非導通状
態となって、データ出力端子ＯＵＴはハイ・インピーダ
ンスになる。
“１”に変化すると、まず２入力ＮＯＲゲート回路２の
第１の出力端子Ｏ２１が“１”から“０”になり、これ
によって、ＮＭＯＳトランジスタ２５，２７は非導通状
態となって、データ出力端子ＯＵＴはハイ・インピーダ
ンスになる。
【００３３】一方、データ出力端子Ｄのレベルが“０”
になることで、２入力ＮＡＮＤゲート回路１を構成する
トランジスタのうち、ＰＭＯＳトランジスタ１１が非導
通状態、ＮＭＯＳトランジスタ２１が導通状態となる
が、信号遅延回路３２の出力はまだ“０”のままである
から、ＰＭＯＳトランジスタ１２は導通状態、ＮＭＯＳ
トランジスタ２２は非導通状態のままである。ＰＭＯＳ
トランジスタ１２は導通状態であるからそのドレイン，
出力端子Ｏ１１及びＮＭＯＳトランジスタ２１のドレイ
ンは“１”である。
になることで、２入力ＮＡＮＤゲート回路１を構成する
トランジスタのうち、ＰＭＯＳトランジスタ１１が非導
通状態、ＮＭＯＳトランジスタ２１が導通状態となる
が、信号遅延回路３２の出力はまだ“０”のままである
から、ＰＭＯＳトランジスタ１２は導通状態、ＮＭＯＳ
トランジスタ２２は非導通状態のままである。ＰＭＯＳ
トランジスタ１２は導通状態であるからそのドレイン，
出力端子Ｏ１１及びＮＭＯＳトランジスタ２１のドレイ
ンは“１”である。
【００３４】ここでＮＭＯＳトランジスタのスレッショ
ルド電圧をＶＴＮとすると、ＮＭＯＳトランジスタ２１
のソース即ち出力端子Ｏ１２は“０”からＶＤＤ−ＶＴ
Ｎの電圧レベルまで立ち上がる。更に、これによってＮ
ＭＯＳトランジスタ２６が非導通状態から導通状態に変
化するが、ゲート電圧がＶＤＤ−ＶＴＮであるので、そ
のソースは更に電圧レベルがＶＴＮだけ下がる。よっ
て、データ出力端子ＯＵＴの電圧レベルは“０”からＶ
ＤＤ−２・ＶＴＮまで立ち上がる（図２の（２））。
ルド電圧をＶＴＮとすると、ＮＭＯＳトランジスタ２１
のソース即ち出力端子Ｏ１２は“０”からＶＤＤ−ＶＴ
Ｎの電圧レベルまで立ち上がる。更に、これによってＮ
ＭＯＳトランジスタ２６が非導通状態から導通状態に変
化するが、ゲート電圧がＶＤＤ−ＶＴＮであるので、そ
のソースは更に電圧レベルがＶＴＮだけ下がる。よっ
て、データ出力端子ＯＵＴの電圧レベルは“０”からＶ
ＤＤ−２・ＶＴＮまで立ち上がる（図２の（２））。
【００３５】この後、信号遅延回路３２の出力が“０”
から“１”になると、ＰＭＯＳトランジスタ１２は非導
通状態、ＮＭＯＳトランジスタ２２は導通状態となり、
出力端子Ｏ１２，Ｏ１１が“０”となってＮＭＯＳトラ
ンジスタ２６が非導通状態、ＰＭＯＳトランジスタ１７
が導通状態となりデータ出力端子ＯＵＴのレベルはＷ／
Ｌの大きなＰＭＯＳトランジスタ１７によって高速に
“１”のレベルまで立ち上がる（図２の（３））。
から“１”になると、ＰＭＯＳトランジスタ１２は非導
通状態、ＮＭＯＳトランジスタ２２は導通状態となり、
出力端子Ｏ１２，Ｏ１１が“０”となってＮＭＯＳトラ
ンジスタ２６が非導通状態、ＰＭＯＳトランジスタ１７
が導通状態となりデータ出力端子ＯＵＴのレベルはＷ／
Ｌの大きなＰＭＯＳトランジスタ１７によって高速に
“１”のレベルまで立ち上がる（図２の（３））。
【００３６】一方、２入力ＮＡＮＤゲート回路１の第１
の出力端子Ｏ１１が“０”となることで、ＰＭＯＳトラ
ンジスタ１５が導通状態、信号遅延回路３１の出力が
“１”へと変化するが、これは２入力ＮＯＲゲート回路
２の出力には影響を与えない。
の出力端子Ｏ１１が“０”となることで、ＰＭＯＳトラ
ンジスタ１５が導通状態、信号遅延回路３１の出力が
“１”へと変化するが、これは２入力ＮＯＲゲート回路
２の出力には影響を与えない。
【００３７】次に、データ入力端子Ｄのレベルが“１”
から“０”に変化した場合には、まず２入力ＮＡＮＤゲ
ート回路１の第１の出力端子Ｏ１１が“０”から“１”
になり、これによって、ＰＭＯＳトランジスタ１５，１
７は非導通状態となって、データ出力端子ＯＵＴはハイ
・インピーダンスになる。
から“０”に変化した場合には、まず２入力ＮＡＮＤゲ
ート回路１の第１の出力端子Ｏ１１が“０”から“１”
になり、これによって、ＰＭＯＳトランジスタ１５，１
７は非導通状態となって、データ出力端子ＯＵＴはハイ
・インピーダンスになる。
【００３８】一方、データ入力端子Ｄのレベルが“１”
となることで、２入力ＮＯＲゲート回路２を構成するト
ランジスタのうち、ＮＭＯＳトランジスタ２３が非導通
状態、ＰＭＯＳトランジスタ１４が導通状態となるが、
信号遅延回路３１の出力はまだ“１”のままであるか
ら、ＮＭＯＳトランジスタ２４は導通状態、ＰＭＯＳト
ランジスタ１３は非導通状態のままである。
となることで、２入力ＮＯＲゲート回路２を構成するト
ランジスタのうち、ＮＭＯＳトランジスタ２３が非導通
状態、ＰＭＯＳトランジスタ１４が導通状態となるが、
信号遅延回路３１の出力はまだ“１”のままであるか
ら、ＮＭＯＳトランジスタ２４は導通状態、ＰＭＯＳト
ランジスタ１３は非導通状態のままである。
【００３９】ＮＭＯＳトランジスタ２４は導通状態であ
るからそのドレイン，出力端子Ｏ２１及びＰＭＯＳトラ
ンジスタ１４のドレインは“０”である。ここでＰＭＯ
Ｓトランジスタのスレッショルド電圧をＶＴＰとする
と、ＰＭＯＳトランジスタ１４のソース即ち出力端子Ｏ
２２は“１”から｜ＶＴＰ｜の電圧レベルまで立ち下が
る。
るからそのドレイン，出力端子Ｏ２１及びＰＭＯＳトラ
ンジスタ１４のドレインは“０”である。ここでＰＭＯ
Ｓトランジスタのスレッショルド電圧をＶＴＰとする
と、ＰＭＯＳトランジスタ１４のソース即ち出力端子Ｏ
２２は“１”から｜ＶＴＰ｜の電圧レベルまで立ち下が
る。
【００４０】更に、これによってＰＭＯＳトランジスタ
１６が非導通状態から導通状態に変化するが、ゲート電
圧が｜ＶＴＰ｜であるので、そのソースは更に電圧レベ
ルが｜ＶＴＰ｜だけ上がる。よって、データ出力端子Ｏ
ＵＴの電圧レベルは“１”から２・｜ＶＴＰ｜まで立ち
下がる（図２の（４））。
１６が非導通状態から導通状態に変化するが、ゲート電
圧が｜ＶＴＰ｜であるので、そのソースは更に電圧レベ
ルが｜ＶＴＰ｜だけ上がる。よって、データ出力端子Ｏ
ＵＴの電圧レベルは“１”から２・｜ＶＴＰ｜まで立ち
下がる（図２の（４））。
【００４１】この後、信号遅延回路３１の出力が“１”
から“０”になると、ＮＭＯＳトランジスタ２４は非導
通状態、ＰＭＯＳトランジスタ１３は導通状態となり、
出力端子Ｏ２２，Ｏ２１が“１”となってＰＭＯＳトラ
ンジスタ１６が非導通状態、ＮＭＯＳトランジスタ２７
が導通状態となりデータ出力端子ＯＵＴのレベルはＷ／
Ｌの大きなＮＭＯＳトランジスタ２７によって高速に
“０”のレベルまで立ち下がる（図２の（５））。
から“０”になると、ＮＭＯＳトランジスタ２４は非導
通状態、ＰＭＯＳトランジスタ１３は導通状態となり、
出力端子Ｏ２２，Ｏ２１が“１”となってＰＭＯＳトラ
ンジスタ１６が非導通状態、ＮＭＯＳトランジスタ２７
が導通状態となりデータ出力端子ＯＵＴのレベルはＷ／
Ｌの大きなＮＭＯＳトランジスタ２７によって高速に
“０”のレベルまで立ち下がる（図２の（５））。
【００４２】一方、２入力ＮＯＲゲート回路２の第１の
出力端子Ｏ２１が“１”となることで、ＮＭＯＳトラン
ジスタ２５が導通状態、信号遅延回路３２の出力が
“０”へと変化するが、これは２入力ＮＡＮＤゲート回
路１の出力には影響を与えない。
出力端子Ｏ２１が“１”となることで、ＮＭＯＳトラン
ジスタ２５が導通状態、信号遅延回路３２の出力が
“０”へと変化するが、これは２入力ＮＡＮＤゲート回
路１の出力には影響を与えない。
【００４３】このように、本実施例の出力バッファ回路
によれば、入力データの立ち上がり又は立ち下がりの瞬
間に出力段を構成するトランジスタ１６，１７，２６及
び２７が全て非導通状態となるので、貫通電流が流れる
ことはない。
によれば、入力データの立ち上がり又は立ち下がりの瞬
間に出力段を構成するトランジスタ１６，１７，２６及
び２７が全て非導通状態となるので、貫通電流が流れる
ことはない。
【００４４】また、出力データの立ち上がりの際には、
データ出力端子の電圧は、グランドレベルから正電源Ｖ
ＤＤレベルへ急激に立ち上がるのではなく、一度ＶＤＤ
−２・ＶＴＮまで立ち上がって、その後ＶＤＤレベルま
で立ち上がり、出力データの立ち下がりの際には、デー
タ出力端子の電圧は、正電源ＶＤＤレベルからグランド
レベルへ急激に立ち下がるのではなく、一度２・｜ＶＴ
Ｐ｜まで立ち下がって、その後グランドレベルまで立ち
下がるので、急激な電流変化がない。
データ出力端子の電圧は、グランドレベルから正電源Ｖ
ＤＤレベルへ急激に立ち上がるのではなく、一度ＶＤＤ
−２・ＶＴＮまで立ち上がって、その後ＶＤＤレベルま
で立ち上がり、出力データの立ち下がりの際には、デー
タ出力端子の電圧は、正電源ＶＤＤレベルからグランド
レベルへ急激に立ち下がるのではなく、一度２・｜ＶＴ
Ｐ｜まで立ち下がって、その後グランドレベルまで立ち
下がるので、急激な電流変化がない。
【００４５】本発明の出力バッファ回路を図６の環境で
使用することを考えると、従来の出力バッファ回路で
は、図７に示したように短時間で電荷量ＣＬ・ＶＤＤが
移動するため、データ出力端子ＯＵＴの端子電流ｉはピ
ーク値が大きいが、本発明の出力バッファ回路では、図
２に示したようにデータ出力端子ＯＵＴの出力電圧が階
段状に変化するため電荷量ＣＬ・ＶＤＤの移動に要する
期間が長く、データ出力端子ＯＵＴの端子電流ｉのピー
ク値が下がり、その時間的変化も小さくなって電流変化
（ｄｉ／ｄｔ）に起因する電磁誘導性の雑音を極力抑え
ることができる。
使用することを考えると、従来の出力バッファ回路で
は、図７に示したように短時間で電荷量ＣＬ・ＶＤＤが
移動するため、データ出力端子ＯＵＴの端子電流ｉはピ
ーク値が大きいが、本発明の出力バッファ回路では、図
２に示したようにデータ出力端子ＯＵＴの出力電圧が階
段状に変化するため電荷量ＣＬ・ＶＤＤの移動に要する
期間が長く、データ出力端子ＯＵＴの端子電流ｉのピー
ク値が下がり、その時間的変化も小さくなって電流変化
（ｄｉ／ｄｔ）に起因する電磁誘導性の雑音を極力抑え
ることができる。
【００４６】図３は本発明の第２の実施例の出力バッフ
ァ回路を示す図である。この回路の基本的な構成は図１
のものと同様であるが、この実施例では、制御信号入力
端子Ｃとインバータ回路４１が新たに追加されたものと
なっている。更に、ＮＡＮＤゲート回路３は３入力とな
り、入力端子Ｉ３１，ＰＭＯＳトランジスタ１８及びＮ
ＭＯＳトランジスタ２８が追加され、ＮＯＲゲート回路
４も３入力となり、入力端子Ｉ４３，ＰＭＯＳトランジ
スタ１９及びＮＭＯＳトランジスタ２９が追加されてい
る。その他、図１と同様の機能を有する部分には同一番
号を付してある。
ァ回路を示す図である。この回路の基本的な構成は図１
のものと同様であるが、この実施例では、制御信号入力
端子Ｃとインバータ回路４１が新たに追加されたものと
なっている。更に、ＮＡＮＤゲート回路３は３入力とな
り、入力端子Ｉ３１，ＰＭＯＳトランジスタ１８及びＮ
ＭＯＳトランジスタ２８が追加され、ＮＯＲゲート回路
４も３入力となり、入力端子Ｉ４３，ＰＭＯＳトランジ
スタ１９及びＮＭＯＳトランジスタ２９が追加されてい
る。その他、図１と同様の機能を有する部分には同一番
号を付してある。
【００４７】この回路においては、制御信号入力端子Ｃ
のレベルが“１”のときは図１と等価であり同様の動作
をするが、制御信号入力端子Ｃのレベルが“０”のとき
は、データ入力端子Ｄのレベルに拘らず、３入力ＮＡＮ
Ｄゲート回路３の第１の出力Ｏ１１は“１”、第２の出
力Ｏ１２は“０”、インバータ回路４１の出力は
“１”、３入力ＮＯＲゲート回路４の第１の出力は
“０”、第２の出力は“１”となってＰＭＯＳトランジ
スタ１５，１６，１７及びＮＭＯＳトランジスタ２５，
２６，２７は全て非導通状態となってデータ出力端子Ｏ
ＵＴはハイ・インピーダンス状態に固定される。
のレベルが“１”のときは図１と等価であり同様の動作
をするが、制御信号入力端子Ｃのレベルが“０”のとき
は、データ入力端子Ｄのレベルに拘らず、３入力ＮＡＮ
Ｄゲート回路３の第１の出力Ｏ１１は“１”、第２の出
力Ｏ１２は“０”、インバータ回路４１の出力は
“１”、３入力ＮＯＲゲート回路４の第１の出力は
“０”、第２の出力は“１”となってＰＭＯＳトランジ
スタ１５，１６，１７及びＮＭＯＳトランジスタ２５，
２６，２７は全て非導通状態となってデータ出力端子Ｏ
ＵＴはハイ・インピーダンス状態に固定される。
【００４８】このように、データ出力を有効にするか否
かを制御する制御信号の入力端子を有する出力バッファ
回路にも本発明を応用することができる。
かを制御する制御信号の入力端子を有する出力バッファ
回路にも本発明を応用することができる。
【００４９】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路では、入力データの切換え時に出力段のＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタの両方が同時に
導通状態になることがないため、データ切換え時におい
て電源からグランドへ流れる大きな電流によって、同一
基板上の他の回路の電源レベル、グランドレベルを変動
させることがない。従って、このレベル変動に起因する
回路の誤動作を防止できる効果がある。
ファ回路では、入力データの切換え時に出力段のＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタの両方が同時に
導通状態になることがないため、データ切換え時におい
て電源からグランドへ流れる大きな電流によって、同一
基板上の他の回路の電源レベル、グランドレベルを変動
させることがない。従って、このレベル変動に起因する
回路の誤動作を防止できる効果がある。
【００５０】また、出力状態が切換わるときには、出力
端子電圧は階段状に変化するため、負荷として例えば大
きな容量が接続された場合、その充放電に際しての電流
のピーク値及び時間的変化（ｄｉ／ｄｔ）を小さくする
ことができ、電磁誘導性の雑音が極力抑えられて、同一
基板上の他の回路及び外部回路に対し、この種の雑音に
起因する誤動作を防止することができる。
端子電圧は階段状に変化するため、負荷として例えば大
きな容量が接続された場合、その充放電に際しての電流
のピーク値及び時間的変化（ｄｉ／ｄｔ）を小さくする
ことができ、電磁誘導性の雑音が極力抑えられて、同一
基板上の他の回路及び外部回路に対し、この種の雑音に
起因する誤動作を防止することができる。
【図１】本発明の第１の実施例の出力バッファ回路の回
路図である。
路図である。
【図２】図１の回路の動作を示すタイミング図である。
【図３】本発明の第２の実施例の出力バッファ回路の回
路図である。
路図である。
【図４】従来の出力バッファ回路の回路図である。
【図５】従来の他の出力バッファ回路の回路図である。
【図６】出力バッファ回路の動作環境を示す回路図であ
る。
る。
【図７】図４の回路の動作を示すタイミング図である。
１，３００ ２入力ＮＡＮＤゲート回路 ２，４００ ２入力ＮＯＲゲート回路 ３ ３入力ＮＡＮＤゲート回路 ４ ３入力ＮＯＲゲート回路 ４１，１０１，２００ インバータ回路 １１，１２，１３，１４，１５，１６，１７，１８，１
９ ＰチャネルＭＯＳトランジスタ ２１，２２，２３，２４，２５，２６，２７，２８，２
９ ＮチャネルＭＯＳトランジスタ ３１，３２ 信号遅延回路 Ｄ データ入力端子 Ｃ 制御信号入力端子 ＯＵＴ データ出力端子 ＶＤＤ 電源端子
９ ＰチャネルＭＯＳトランジスタ ２１，２２，２３，２４，２５，２６，２７，２８，２
９ ＮチャネルＭＯＳトランジスタ ３１，３２ 信号遅延回路 Ｄ データ入力端子 Ｃ 制御信号入力端子 ＯＵＴ データ出力端子 ＶＤＤ 電源端子
Claims (2)
- 【請求項１】 データ入力端子を第１の入力とし第１の
信号遅延回路の出力を第２の入力とする少なくとも２つ
の入力を備えたＮＡＮＤゲート回路と、前記データ入力
端子を第１の入力とし第２の信号遅延回路の出力を第２
の入力とする少なくとも２つの入力を備えたＮＯＲゲー
ト回路と、ゲートが前記ＮＡＮＤゲート回路の第１の出
力に接続されソース・ドレイン路が第１の電源端子と前
記ＮＯＲゲート回路の第２の出力間に接続された第１の
ＰチャネルＭＯＳトランジスタと、ゲートが前記ＮＯＲ
ゲート回路の第２の出力に接続されドレインが前記ＮＯ
Ｒゲート回路の第１の出力に接続された第２のＰチャネ
ルＭＯＳトランジスタと、ゲートが前記ＮＡＮＤゲート
回路の第１の出力に接続されソースが前記第１の電源端
子に接続された第３のＰチャネルＭＯＳトランジスタ
と、ゲートが前記ＮＯＲゲート回路の第１の出力に接続
されソース・ドレイン路が第２の電源端子と前記ＮＡＮ
Ｄゲート回路の第２の出力間に接続された第１のＮチャ
ネルＭＯＳトランジスタと、ゲートが前記ＮＡＮＤゲー
ト回路の第２の出力に接続されドレインが前記ＮＡＮＤ
ゲート回路の第１の出力に接続された第２のＮチャネル
ＭＯＳトランジスタと、ゲートが前記ＮＯＲゲート回路
の第１の出力に接続されソースが前記第２の電源端子に
接続された第３のＮチャネルＭＯＳトランジスタと、前
記第２のＰチャネルＭＯＳトランジスタのソースと前記
第３のＰチャネルＭＯＳトランジスタのドレインと前記
第２のＮチャネルＭＯＳトランジスタのソースと前記第
３のＮチャネルＭＯＳトランジスタのドレインを共通接
続して得られるデータ出力端子と、前記ＮＯＲゲート回
路の第１の出力を入力とする前記第１の信号遅延回路
と、前記ＮＡＮＤゲート回路の第１の出力を入力とする
前記第２の信号遅延回路とを備えることを特徴とする出
力バッファ回路。 - 【請求項２】 前記ＮＡＮＤゲート回路はソースが共に
第１の電源端子に接続されドレインが共に第４のＮチャ
ネルＭＯＳトランジスタのドレインに接続された第４の
ＰチャネルＭＯＳトランジスタ及び第５のＰチャネルＭ
ＯＳトランジスタと、前記第４のＮチャネルＭＯＳトラ
ンジスタのソースにドレインを接続し第２電源端子にソ
ースを接続した第５のＮチャネルＭＯＳトランジスタと
から構成され、前記第１の入力が前記第４のＰチャネル
ＭＯＳトランジスタと前記第４のＮチャネルＭＯＳトラ
ンジスタとのゲートに接続され、前記第２の入力が前記
第５のＰチャネルＭＯＳトランジスタと前記第５のＮチ
ャネルＭＯＳトランジスタとのゲートに接続され、前記
第４のＰチャネルＭＯＳトランジスタと前記第５のＰチ
ャネルＭＯＳトランジスタの共通接続されたドレインを
第１の出力とし、前記第５のＮチャネルＭＯＳトランジ
スタのドレインを第２の出力とし、ＮＯＲゲート回路は
ソースが共に第２の電源端子に接続されドレインが共に
第６のＰチャネルＭＯＳトランジスタのドレインに接続
された第６のＮチャネルＭＯＳトランジスタ及び第７の
ＮチャネルＭＯＳトランジスタと、前記第６のＰチャネ
ルＭＯＳトランジスタのソースにドレインを接続し第１
の電源端子にソースを接続した第７のＰチャネルＭＯＳ
トランジスタとから構成され、前記第１の入力が前記第
６のＮチャネルＭＯＳトランジスタと前記第６のＰチャ
ネルＭＯＳトランジスタとのゲートに接続され、前記第
２の入力が前記第７のＮチャネルＭＯＳトランジスタと
前記第７のＰチャネルＭＯＳトランジスタとのゲートに
接続され、前記第６のＮチャネルＭＯＳトランジスタと
前記第７のＮチャネルＭＯＳトランジスタの共通接続さ
れたドレインを第１の出力とし、前記第７のＰチャネル
ＭＯＳトランジスタのドレインを第２の出力とするＮＯ
Ｒゲート回路であり、信号遅延回路は奇数段のインバー
タ回路の直列接続で構成される信号遅延回路であること
を特徴とする請求項１項記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002991A JP2982313B2 (ja) | 1991-01-16 | 1991-01-16 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002991A JP2982313B2 (ja) | 1991-01-16 | 1991-01-16 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04241516A JPH04241516A (ja) | 1992-08-28 |
| JP2982313B2 true JP2982313B2 (ja) | 1999-11-22 |
Family
ID=11544846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002991A Expired - Fee Related JP2982313B2 (ja) | 1991-01-16 | 1991-01-16 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982313B2 (ja) |
-
1991
- 1991-01-16 JP JP3002991A patent/JP2982313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04241516A (ja) | 1992-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1024597B1 (en) | Output circuit for use in a semiconductor integrated circuit | |
| JP3272382B2 (ja) | セットアップ時間の短い低電力ｃｍｏｓバスレシーバ | |
| EP0493873B1 (en) | CMOS output buffer circuit with ground bounce reduction | |
| JP2922028B2 (ja) | 半導体集積回路の出力回路 | |
| US4577124A (en) | CMOS Logic circuit | |
| JPH0897701A (ja) | 半導体回路 | |
| US5073727A (en) | Cmos inverter with noise reduction feedback means | |
| JPH05129930A (ja) | 高速パスゲート、ラツチ及びフリツプフロツプ回路 | |
| US6249146B1 (en) | MOS output buffer with overvoltage protection circuitry | |
| EP0502597A2 (en) | Cmos output buffer circuit | |
| US7816969B2 (en) | Level shifter circuit | |
| US4963774A (en) | Intermediate potential setting circuit | |
| US5254885A (en) | Bi-CMOS logic circuit with feedback | |
| US5132569A (en) | High speed Bi-COMS input circuit fabricated from a small number of circuit components | |
| EP0782269B1 (en) | Semiconductor integrated circuit | |
| US5095229A (en) | Full-swing bicmos driver | |
| JP2982313B2 (ja) | 出力バッファ回路 | |
| JP3261151B2 (ja) | リセット信号発生回路装置 | |
| JP3053062B2 (ja) | 電圧オンリセット回路 | |
| US20020180495A1 (en) | CMOS output circuit | |
| JP3080718B2 (ja) | 出力バッファ回路 | |
| US4888500A (en) | TTL-compatible cell for CMOS integrated circuits | |
| JP2767909B2 (ja) | 出力バッファ回路 | |
| JPH06152374A (ja) | 出力回路 | |
| JP2833073B2 (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |
|
| LAPS | Cancellation because of no payment of annual fees |