JPH03116784A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03116784A JPH03116784A JP25426189A JP25426189A JPH03116784A JP H03116784 A JPH03116784 A JP H03116784A JP 25426189 A JP25426189 A JP 25426189A JP 25426189 A JP25426189 A JP 25426189A JP H03116784 A JPH03116784 A JP H03116784A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- contact hole
- groove
- substrate
- type diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000004020 conductor Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 230000010354 integration Effects 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract description 2
- 230000004913 activation Effects 0.000 abstract 1
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 13
- 230000000694 effects Effects 0.000 description 3
- 230000008961 swelling Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来の半導体装置の製造方法においては、半導体基板と
電極配線との間の接続をとる際に、第３図に示すように
、例えばＰ形Ｓｉ基板１に選択的にＮ形不純物を選択的
に導入してＮ膨拡散層３−１．３−２を形成したのち層
間絶縁膜５を形成し、コンタクト孔６−１．６−２．６
−３を形成する工程を有している。
電極配線との間の接続をとる際に、第３図に示すように
、例えばＰ形Ｓｉ基板１に選択的にＮ形不純物を選択的
に導入してＮ膨拡散層３−１．３−２を形成したのち層
間絶縁膜５を形成し、コンタクト孔６−１．６−２．６
−３を形成する工程を有している。
上述した従来の半導体装置の製造方法は、層間絶縁膜に
のみコンタクト孔を開孔し意識的にＳｉ基板をエツチン
グすることはないので、例えばＭｏＳトランジスタのソ
ース電位と基板電位を同一にする場合、ソース領域のＮ
膨拡散層３−１と、Ｎ膨拡散層を形成しない基板領域と
を両方のコンタクト６−１．６−２を介してアルミニウ
ム配線（を極配線）で接続を行なう必要があり、この為
、集積度のよい半導体装置を製造する上で障害となると
いう欠点がある。
のみコンタクト孔を開孔し意識的にＳｉ基板をエツチン
グすることはないので、例えばＭｏＳトランジスタのソ
ース電位と基板電位を同一にする場合、ソース領域のＮ
膨拡散層３−１と、Ｎ膨拡散層を形成しない基板領域と
を両方のコンタクト６−１．６−２を介してアルミニウ
ム配線（を極配線）で接続を行なう必要があり、この為
、集積度のよい半導体装置を製造する上で障害となると
いう欠点がある。
又、ドレイン領域のＮ膨拡散層にコンタクトを設ける場
合、コンタクトの接触面積が底面のみである為コンタク
トサイズを縮小するとコンタクト抵抗が増大するという
欠点がある。
合、コンタクトの接触面積が底面のみである為コンタク
トサイズを縮小するとコンタクト抵抗が増大するという
欠点がある。
本発明の半導体装置の製造方法は、第１導電形半導体基
板に選択的に第２導電形不純物を導入する工程と、前記
基板上に絶縁膜を形成する工程と、少なくとも前記第２
導電形不純物を導入された領域上にある前記絶縁膜の所
定領域にコンタクト孔を開孔する工程と、前記コンタク
ト孔直下の前記基板を前記第２導電型不純物の導入され
た部分より深く除去して溝を設ける工程と、少なくとも
前記コンタクト孔および前記基板の溝部に導電物質を配
置する工程を含むというものである。
板に選択的に第２導電形不純物を導入する工程と、前記
基板上に絶縁膜を形成する工程と、少なくとも前記第２
導電形不純物を導入された領域上にある前記絶縁膜の所
定領域にコンタクト孔を開孔する工程と、前記コンタク
ト孔直下の前記基板を前記第２導電型不純物の導入され
た部分より深く除去して溝を設ける工程と、少なくとも
前記コンタクト孔および前記基板の溝部に導電物質を配
置する工程を含むというものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図である
。
るための工程順に配置した半導体チップの断面図である
。
まず、第１図（ａ）に示すように、Ｐ形Ｓｉ基板１上に
ゲート酸化膜２を介してゲート電極４を形成し、ヒ素を
注入することによりＮ膨拡散層３−１．３−２を形成す
る。次に眉間絶縁膜５を形成した後、コンタクト孔６−
１．６−２を形成する。このときコンタクト孔直下の半
導体基板をＮ膨拡散層３−１．３−２の深さよりも深く
除去して溝７−１．７−２を設ける０次に第１図（ｂ）
に示すように、フォトレジスト膜７をマスクとして、コ
ンタクト孔６−２直下の溝７−２にＮ形不純物をイオン
注入することによりＮ形半導体層９ａを形成する。この
時、回転斜注入により溝側壁にもイオン注入を行なう。
ゲート酸化膜２を介してゲート電極４を形成し、ヒ素を
注入することによりＮ膨拡散層３−１．３−２を形成す
る。次に眉間絶縁膜５を形成した後、コンタクト孔６−
１．６−２を形成する。このときコンタクト孔直下の半
導体基板をＮ膨拡散層３−１．３−２の深さよりも深く
除去して溝７−１．７−２を設ける０次に第１図（ｂ）
に示すように、フォトレジスト膜７をマスクとして、コ
ンタクト孔６−２直下の溝７−２にＮ形不純物をイオン
注入することによりＮ形半導体層９ａを形成する。この
時、回転斜注入により溝側壁にもイオン注入を行なう。
次に、第１図（ｃ）に示すように、イオン注入層活性化
の為の熱処理を行なった後アルミニウム配線１０−１．
１０−２を形成する。
の為の熱処理を行なった後アルミニウム配線１０−１．
１０−２を形成する。
ソース領域（３−１）へのコンタクトと、ソースと基板
間のコンタクトを同一箇所に形成出来、又、ドレイン領
域（３−２）へのコンタクトは、基板とのＰＮ接合を保
った状態で、コンタクトの接触面積を拡大するので、高
集積化およびコンタクト抵抗の低抵抗化を図ることが出
来る。
間のコンタクトを同一箇所に形成出来、又、ドレイン領
域（３−２）へのコンタクトは、基板とのＰＮ接合を保
った状態で、コンタクトの接触面積を拡大するので、高
集積化およびコンタクト抵抗の低抵抗化を図ることが出
来る。
第２図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
この実施例では、Ｎ膨拡散層より深いコンタクト孔及び
溝を設けた後、コンタクト孔及び清を側壁に絶縁膜を形
成する。つまり、酸化シリコン膜又は窒化シリコン膜を
被着したのち異方性エツチングを行えばよい。
溝を設けた後、コンタクト孔及び清を側壁に絶縁膜を形
成する。つまり、酸化シリコン膜又は窒化シリコン膜を
被着したのち異方性エツチングを行えばよい。
Ｎ膨拡散層直下の基板と、Ｎ膨拡散層とは絶縁を保った
状態で、コンタクトをとることができ、コンタクトを設
ける位置の自由度が増し、集積度向上の点で一層有利で
ある。
状態で、コンタクトをとることができ、コンタクトを設
ける位置の自由度が増し、集積度向上の点で一層有利で
ある。
以上説明したように本発明は、第１導電形半導体基板に
選択的に第２導電形不純物を導入する工程と、基板上に
絶縁膜を形成する工程と、少なくとも第２導電形不純物
を導入された領域上にある絶縁膜の所定領域にコンタク
ト孔を開孔する工程と、コンタクト孔直下の基板を第２
導電形不純物の導入された部分より深く除去して溝を設
ける工程と、少なくともコンタクト孔および溝部に導電
物質を配置する工程を含むことにより第２導電形不純物
導入領域へのコンタクトと、第２導電形不純物導入領域
から基板へのコンタクトを同一箇所に形成出来るので、
半導体装置を高集積化きる効果がある。さらに、コンタ
クトの接触面積を拡大出来るので、コンタクト抵抗を低
減出来る効果もある。
選択的に第２導電形不純物を導入する工程と、基板上に
絶縁膜を形成する工程と、少なくとも第２導電形不純物
を導入された領域上にある絶縁膜の所定領域にコンタク
ト孔を開孔する工程と、コンタクト孔直下の基板を第２
導電形不純物の導入された部分より深く除去して溝を設
ける工程と、少なくともコンタクト孔および溝部に導電
物質を配置する工程を含むことにより第２導電形不純物
導入領域へのコンタクトと、第２導電形不純物導入領域
から基板へのコンタクトを同一箇所に形成出来るので、
半導体装置を高集積化きる効果がある。さらに、コンタ
クトの接触面積を拡大出来るので、コンタクト抵抗を低
減出来る効果もある。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図、第２
図は第２の実施例を説明するための半導体チップの断面
図、第２図は第２の実施例を説明するための半導体チッ
プの断面図、第３図は従来例を説明するための半導体チ
ップの断面図である。 １・・・Ｐ形Ｓｉ基板、２・・・ゲート酸化膜、３−１
．３−２・・・Ｎ膨拡散層、４・・・ゲート電極、５・
・・眉間絶縁膜、６−１．６−２．６−３・・・コンタ
クト孔、７−１．７−２・・・溝、８・・・フォトレジ
スト膜、９ａ、９ｂ−Ｎ形半導体層、１０．１０−１
１０−２・・・アルミニウム配線、１１・・・絶縁膜。
るための工程順に配置した半導体チップの断面図、第２
図は第２の実施例を説明するための半導体チップの断面
図、第２図は第２の実施例を説明するための半導体チッ
プの断面図、第３図は従来例を説明するための半導体チ
ップの断面図である。 １・・・Ｐ形Ｓｉ基板、２・・・ゲート酸化膜、３−１
．３−２・・・Ｎ膨拡散層、４・・・ゲート電極、５・
・・眉間絶縁膜、６−１．６−２．６−３・・・コンタ
クト孔、７−１．７−２・・・溝、８・・・フォトレジ
スト膜、９ａ、９ｂ−Ｎ形半導体層、１０．１０−１
１０−２・・・アルミニウム配線、１１・・・絶縁膜。
Claims (1)
- 第１導電形半導体基板に選択的に第２導電形不純物を導
入する工程と、前記基板上に絶縁膜を形成する工程と、
少なくとも前記第２導電形不純物を導入された領域上に
ある前記絶縁膜の所定領域にコンタクト孔を開孔する工
程と、前記コンタクト孔直下の前記基板を前記第２導電
型不純物の導入された部分より深く除去して溝を設ける
工程と、少なくとも前記コンタクト孔および前記基板の
溝部に導電物質を配置する工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25426189A JPH03116784A (ja) | 1989-09-28 | 1989-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25426189A JPH03116784A (ja) | 1989-09-28 | 1989-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03116784A true JPH03116784A (ja) | 1991-05-17 |
Family
ID=17262521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25426189A Pending JPH03116784A (ja) | 1989-09-28 | 1989-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03116784A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
-
1989
- 1989-09-28 JP JP25426189A patent/JPH03116784A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03145759A (ja) | 半導体装置の製造方法 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| KR0128339B1 (ko) | Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법 | |
| GB2319395A (en) | MOS-gated semiconductor device | |
| KR100271265B1 (ko) | 비정질화된폴리실리콘을사용하는서브미크론마이크로일렉트로닉스응용을위한자기정렬poci₃제조방법 | |
| US5998266A (en) | Method of forming a semiconductor structure having laterally merged body layer | |
| US5994196A (en) | Methods of forming bipolar junction transistors using simultaneous base and emitter diffusion techniques | |
| JPH09139495A (ja) | 半導体装置およびその製造方法 | |
| JP3923620B2 (ja) | 半導体基板の製造方法 | |
| JPH0744184B2 (ja) | シリサイド接触を有するバイポーラ半導体デバイスの製造方法 | |
| JPH0513535B2 (ja) | ||
| JPH03116784A (ja) | 半導体装置の製造方法 | |
| KR100367951B1 (ko) | 반도체 장치의 제조방법 | |
| JP2622047B2 (ja) | 半導体デバイスおよびその製造方法 | |
| US6064106A (en) | Bipolar transistor having isolation regions | |
| JP3247106B2 (ja) | 集積回路の製法と集積回路構造 | |
| JPH09139382A (ja) | 半導体装置の製造方法 | |
| JPH0227737A (ja) | 半導体装置の製造方法 | |
| JP2830089B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0521446A (ja) | 半導体装置およびその製造方法 | |
| JPH04267554A (ja) | ＢｉＭＯＳ半導体装置及びその製造方法 | |
| JPH01186677A (ja) | 半導体装置 | |
| JPH10335343A (ja) | 半導体装置の製造方法 | |
| JPH08293501A (ja) | 半導体装置およびその製造方法 | |
| JPH06216382A (ja) | 半導体装置及びその製造方法 |