JPH03106495U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、この考案の一実施例によるタイマ装
置の構成図、第２図はこの発明によるタイマ装置
の動作タイミングチヤート、第３図は、従来のタ
イマ装置の構成図、第４図は従来のタイマ装置の
動作タイミングチヤートである。 図において１……スタート信号、２……タイマ
制御回路、３……第１のイネーブル信号、４……
第２のイネーブル信号、５……アドレス制御回路
、６……アドレス信号、７……ラツチ信号、８…
…第３のイネーブル信号、９……メモリ回路、１
０……データ、１１……カウンタ回路、１２……
クロツク信号、１３……カウント値、１４……時
刻一致検出回路、１５……時刻一致検出信号、１
６……サブカウンタ回路、１５……イネーブルパ
ルス信号である。なお、図中同一符号は同一また
は相当部分を示す。 FIG. 1 is a block diagram of a timer device according to an embodiment of the present invention, FIG. 2 is an operation timing chart of the timer device according to the present invention, FIG. 3 is a block diagram of a conventional timer device, and FIG. 4 is a conventional timer device. This is an operation timing chart of the timer device. In the figure, 1...start signal, 2...timer control circuit, 3...first enable signal, 4...
second enable signal, 5... address control circuit, 6... address signal, 7... latch signal, 8...
...Third enable signal, 9...Memory circuit, 1
0...Data, 11...Counter circuit, 12...
Clock signal, 13... Count value, 14... Time coincidence detection circuit, 15... Time coincidence detection signal, 1
6... Sub counter circuit, 15... Enable pulse signal. Note that the same reference numerals in the figures indicate the same or corresponding parts.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 外部装置から出力されるスタート信号によりタ
イマ装置の制御を行うタイマ制御回路と、任意の
遅延時間データとその遅延した時間に出力するデ
ータを記憶するメモリと、上記タイマ制御回路の
出力信号により上記メモリのアドレス制御及びカ
ウンタ回路の制御を行うアドレス制御回路と、遅
延時間のカウントを行うカウンタ回路と、上記ア
ドレス制御回路の出力信号により上記メモリから
遅延時間データを入力し、上記カウンタ回路の出
力データと比較することにより、時刻の一致を検
出する時刻一致検出回路とから構成されるタイマ
装置において、外部装置から出力されるクロツク
と上記タイマ制御回路の出力信号により上記カウ
ンタ回路へ制御信号を出力し上記カウンタ回路の
補助カウンタとしての機能を持つサブカウンタ回
路を備えたタイマ装置。 A timer control circuit that controls the timer device using a start signal output from an external device, a memory that stores arbitrary delay time data and data to be output at the delayed time, and a memory that controls the timer device using the output signal of the timer control circuit. an address control circuit that performs address control and control of the counter circuit; a counter circuit that counts delay time; input delay time data from the memory according to the output signal of the address control circuit; In a timer device consisting of a time coincidence detection circuit that detects time coincidence by comparison, a control signal is output to the counter circuit according to the clock output from an external device and the output signal of the timer control circuit. A timer device equipped with a sub-counter circuit that functions as an auxiliary counter to the counter circuit.