JPH03104417A - A/d converter - Google Patents
A/d converterInfo
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- JPH03104417A JPH03104417A JP24273089A JP24273089A JPH03104417A JP H03104417 A JPH03104417 A JP H03104417A JP 24273089 A JP24273089 A JP 24273089A JP 24273089 A JP24273089 A JP 24273089A JP H03104417 A JPH03104417 A JP H03104417A
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- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は音響機器、映像機器，計測装置等において、ア
ナログ入力信号をディジタル信号に高精度で変換して出
力するＡ／Ｄ変換装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an A/D conversion device for converting an analog input signal into a digital signal with high precision and outputting the digital signal in audio equipment, video equipment, measuring equipment, etc.
第４図は従来のＡ／Ｄ変換装置の一例の構或を示すブロ
ック図である。FIG. 4 is a block diagram showing the structure of an example of a conventional A/D conversion device.
同図において、１はＡ／Ｄ変換するアナログ信号を発生
するアナログ信号源、２はアナログ信号源１より出力さ
れるアナログ信号をサンプルホールドするサンプルホー
ルド（Ｓ／Ｈ）回路である。In the figure, 1 is an analog signal source that generates an analog signal to be A/D converted, and 2 is a sample hold (S/H) circuit that samples and holds the analog signal output from the analog signal source 1.
３はＡ／Ｄ変換回路であり、サンプルホールド回路２よ
り入力されるサンプルホールド値を、基準信号発生回路
５が出力する基準信号と比較し、そのレベルに対応する
ディジタルデータを出力する。Reference numeral 3 denotes an A/D conversion circuit, which compares the sample and hold value inputted from the sample and hold circuit 2 with the reference signal outputted from the reference signal generation circuit 5, and outputs digital data corresponding to the level.
４はデータ補正制御回路であり、入力データに対応して
基準信号発生回路５を制御する。4 is a data correction control circuit, which controls the reference signal generation circuit 5 in accordance with input data.
アナログ信号源ｌより発生されたアナログ信号はサンプ
ルホールド回路２に入力され、サンプルホールドされる
。このサンプルホールドされたレベルはＡ／Ｄ変換回路
３に入力され、基準信号発生回路５が出力する基準信号
と比較される。Ａ／Ｄ変換回路３はサンプルホールドし
たレベルに対応したディジタルデータを出力する．
Ａ／Ｄ変換回路３においては、それを構成する部品の精
度によりＡ／Ｄ変換誤差が発生する。An analog signal generated from an analog signal source 1 is input to a sample and hold circuit 2, where it is sampled and held. This sampled and held level is input to the A/D conversion circuit 3 and compared with the reference signal output from the reference signal generation circuit 5. The A/D conversion circuit 3 outputs digital data corresponding to the sampled and held levels. In the A/D conversion circuit 3, an A/D conversion error occurs due to the accuracy of the components that make up the circuit.
そこで、基準信号発生回路５が出力する基準信号が，デ
ータ補正制御回路４により，入力信号のレベルに対応し
て補正、制御される。Therefore, the reference signal output from the reference signal generation circuit 5 is corrected and controlled by the data correction control circuit 4 in accordance with the level of the input signal.
あるいはまた、Ａ／Ｄ変換回路３を構或するコンデンサ
の値が微調整される。Alternatively, the value of the capacitor constituting the A/D conversion circuit 3 is finely adjusted.
これにより、Ａ／Ｄ変換誤差の発生が抑制される。This suppresses the occurrence of A/D conversion errors.
しかしながら、Ａ／Ｄ変換回路３における量子化ステッ
プ数（ビット数）を大きくすると、Ａ／Ｄ変換に要する
時間が長くなり、サンプルホールド回路２におけるホー
ルド誤差が無視できなくなり、結果的に．Ａ／Ｄ変換誤
差が大きくなる。However, if the number of quantization steps (number of bits) in the A/D conversion circuit 3 is increased, the time required for A/D conversion becomes longer, and the hold error in the sample and hold circuit 2 cannot be ignored, resulting in... A/D conversion error increases.
量子化ステップ数を満足できる程度に大きくし、かつ、
サンプルホールド回路２による誤差を補正しようとする
と、データ補正制御回路４に高精度が要求されるが，そ
の精度も１８ビット程度が限界となる。Increase the number of quantization steps to a satisfactory extent, and
In order to correct errors caused by the sample and hold circuit 2, the data correction control circuit 4 is required to have high precision, but the precision is also limited to approximately 18 bits.
本発明はこのような状況に鑑みてなされたもので．ｍ子
化ステップ数を大きくしてもＡ／Ｄ変換誤差を小さく抑
制できるＡ／Ｄ変換装置を提供するものである。The present invention was made in view of this situation. An object of the present invention is to provide an A/D conversion device capable of suppressing A/D conversion errors to a small value even when the number of m child conversion steps is increased.
本発明のＡ／Ｄ変換装置は、入力信号をサンプルホール
ドするサンプルホールド回路と、サンプルホールド回路
によりサンプルホールドされた値をＡ／Ｄ変換するＡ／
Ｄ変換回路と、Ａ／Ｄ変換回路より出力されたデータに
対応したディジタルデータを出力するデータ補正回路と
、キャリブレーション動作時、サンプルホールド回路に
アナログ基準信号を供給して、サンプルホールドさせ、
かつ、そのザンプルホールド値をＡ／Ｄ変換回路により
Ａ／Ｄ変換させて，データ補正回路に供給させるととも
に、データ補正回路に、アナログ基準信号のレベルに対
応したディジタルデータを供給し．Ａ／Ｄ変換回路の出
方に対応してディジタルデータを記憶させる基準信号発
生回路とを備える。The A/D conversion device of the present invention includes a sample hold circuit that samples and holds an input signal, and an A/D converter that A/D converts the value sampled and held by the sample hold circuit.
A D conversion circuit, a data correction circuit that outputs digital data corresponding to the data output from the A/D conversion circuit, and during a calibration operation, an analog reference signal is supplied to the sample and hold circuit to sample and hold;
The sample hold value is A/D converted by an A/D conversion circuit and supplied to a data correction circuit, and digital data corresponding to the level of the analog reference signal is supplied to the data correction circuit. The reference signal generation circuit stores digital data corresponding to the output of the A/D conversion circuit.
上記構或のＡ／Ｄ変換装置においては、キャリブレーシ
ョン時，アナログ基準信号がサンプルボールド回路によ
りサンプルホールドされ、さらにＡ／Ｄ変換される。こ
のＡ／Ｄ変換値は、アナログ基準信号のレベルに対応す
るディジタルデータに対応してメモリ等よりなるデータ
補正回路に記憶される。In the A/D converter having the above structure, during calibration, the analog reference signal is sampled and held by the sample bold circuit, and further A/D converted. This A/D converted value is stored in a data correction circuit comprising a memory or the like in correspondence with digital data corresponding to the level of the analog reference signal.
Ａ／Ｄ変換動作時，入力信号はサンプルホールドされ、
さらにＡ／Ｄ変換される。このＡ／Ｄ変換された値に対
応してデータ補正回路に記憶されているディジタルデー
タが．Ａ／Ｄ変換出力値として出力される。During A/D conversion operation, the input signal is sampled and held,
Further, it is A/D converted. The digital data stored in the data correction circuit corresponds to this A/D converted value. It is output as an A/D conversion output value.
従って，ｊ１子化ステップ数を多くしても．Ａ／Ｄ変換
誤差を小さい値に抑制することができる。Therefore, even if the number of j1 childization steps is increased. A/D conversion errors can be suppressed to small values.
第ｌ図は本発明のＡ／Ｄ変換装置の一実施例の構或を示
すブロック図であり、第４図における場合と対応する部
分には同一の符号を付してある。FIG. 1 is a block diagram showing the structure of an embodiment of an A/D converter according to the present invention, and parts corresponding to those in FIG. 4 are given the same reference numerals.
第１図において、１ｌはデータ補正回路であり、Ａ／Ｄ
変換回路３より出力されたデータを補正して出力する。In FIG. 1, 1l is a data correction circuit, and A/D
The data output from the conversion circuit 3 is corrected and output.
１２は基準信号発生回路であり、キャリブレーション時
、サンプルホールド回路２にアナログ基準信号を出力す
るとともに、そのアナログ基準信号のレベルに対応する
ディジタルデータをデータ補正回路１１に供給する。Reference numeral 12 denotes a reference signal generation circuit, which outputs an analog reference signal to the sample and hold circuit 2 during calibration, and also supplies digital data corresponding to the level of the analog reference signal to the data correction circuit 11.
その他、アナログ信号源１の出力をサンプルホールド回
路２がサンプルホールドし、そのサンプルホールド値を
Ａ／Ｄ変換回路３がＡ／Ｄ変換する構或は，第４図にお
ける場合と同様である。Other than that, the sample-and-hold circuit 2 samples and holds the output of the analog signal source 1, and the A/D converter circuit 3 A/D-converts the sample-and-hold value, or the structure is similar to the case in FIG. 4.
このＡ／Ｄ変換装置のキャリブレーション時とＡ／Ｄ変
換時における等価回路は、第２図又は第３図に各々示す
ようになる。Equivalent circuits of this A/D converter at the time of calibration and at the time of A/D conversion are shown in FIG. 2 or FIG. 3, respectively.
第２図に示すように、データ補正回路１１はＥＥ−ＦＲ
ＯＭ．ＲＡＭ等（７） メモＩＪ ２ １ ニより構威
され、基準信号発生回路ｌ２は、図示せぬ回路より供給
されるクロックをカウントするカウンタ２２と、カウン
タ２２の出力をＤ・／Ａ変換するＤ／Ａ変換回路２３と
により構成されている。As shown in FIG. 2, the data correction circuit 11
OM. RAM, etc. (7) Memo IJ 2 1 The reference signal generation circuit 12 includes a counter 22 that counts a clock supplied from a circuit not shown, and a D circuit that converts the output of the counter 22 into D/A. /A conversion circuit 23.
カウンタ２２とＤ／Ａ変換回路２３におけるビット数は
、Ａ／Ｄ変換回路３におけるビット数よりも大きい値に
設定される。The number of bits in the counter 22 and the D/A conversion circuit 23 is set to a larger value than the number of bits in the A/D conversion circuit 3.
キャリブレーション時、カウンタ２２はクロックを所定
値（例えばユニボーラＡ／Ｄの場合Ｏ）からカウントア
ップし、そのカウント値に対応するｎビットのディジタ
ルデータを出力する。このディジタルデータはメモリ２
工とＤ／Ａ変換回路２３に入力される。During calibration, the counter 22 counts up the clock from a predetermined value (for example, O in the case of a univollar A/D) and outputs n-bit digital data corresponding to the count value. This digital data is stored in memory 2.
and is input to the D/A conversion circuit 23.
Ｄ／Ａ変換回路２３はこのディジタルデータをＤ／Ａ変
換し、ディジタルデータの値に対応したレベルのアナロ
グ基準信号を発生する。このアナログ基準信号は、アナ
ログ信号源ｌからの信号に代えてサンプルホールド回路
２に入力される。The D/A conversion circuit 23 performs D/A conversion on this digital data and generates an analog reference signal having a level corresponding to the value of the digital data. This analog reference signal is input to the sample and hold circuit 2 instead of the signal from the analog signal source 1.
サンプルホールド回路２は入力されたアナログ基準信号
をサンプルホールドし、そのサンプルホールド値をＡ／
Ｄ変換回路３に供給する。Ａ／Ｄ変換回路３はこのサン
プルホールド値をＡ／Ｄ変換してメモリ２工に供給する
。Sample and hold circuit 2 samples and holds the input analog reference signal, and converts the sample and hold value into A/
It is supplied to the D conversion circuit 3. The A/D conversion circuit 3 A/D converts this sample hold value and supplies it to the memory 2.
メモリ２工は、カウンタ２２より入力されるディジタル
データを、Ａ／Ｄ変換回路３より入力される値に対応す
るアドレスに記憶する。但し、所定のアドレスにおいて
、そのキャリブレーション動作時に、既にディジタルデ
ータが書き込まれているときは、既に書き込まれている
値がそのまま保持される。The memory 2 stores the digital data input from the counter 22 at an address corresponding to the value input from the A/D conversion circuit 3. However, if digital data has already been written at a predetermined address during the calibration operation, the already written value is held as is.
以上の動作を具体的数値を用いて説明すると第王表に示
すようになる。The above operation will be explained using specific numerical values as shown in Table 1.
すなわち、例えばカウンタ２２のカウント値（４ビット
）が（ｏｏｏｏ）であるとき．Ａ／Ｄ変換回路３の出力
（２ビット）が（００）であるとすると，メモリ２ｌの
アドレス（００）に、ディジタルデータ（００００）が
記憶される。カウント値が（００１１）になったとき．
Ａ／Ｄ変換値が（Ｏｌ）になったとすれば、アドレス（
０１）にディジタルデータ（００１１）が記憶される。That is, for example, when the count value (4 bits) of the counter 22 is (oooo). Assuming that the output (2 bits) of the A/D conversion circuit 3 is (00), digital data (0000) is stored at address (00) of the memory 2l. When the count value reaches (0011).
If the A/D conversion value becomes (Ol), the address (
Digital data (0011) is stored in 01).
カウント値が（ｏｉｏｏ）になったとき、Ａ／Ｄ変換値
が（０１）であれば、アドレス（０１）には既にディジ
タルデータ（００１１）が書き込まれているので、その
アドレスのデータはそのまま（００１１）とされる。When the count value reaches (oioo), if the A/D conversion value is (01), digital data (0011) has already been written to address (01), so the data at that address will remain unchanged ( 0011).
第１表
このようにして、カウンタ２２が最大のカウント値をカ
ウン１−するまでキャリブレーション動作が実行される
。Table 1 In this way, the calibration operation is executed until the counter 22 reaches the maximum count value (1-).
このようなキャリブレーション動作が完了した後，第３
図に示すような構或により、通常のＡ／Ｄ変換動作が実
行される。After completing such a calibration operation, the third
A normal A/D conversion operation is performed by the structure shown in the figure.
すなわち、アナログ信号源１より入力されたアナログ信
号はサンプルホールド回路２においてサンプルホールド
され，このサンプルホールド値がＡ／Ｄ変換回路３によ
りＡ／Ｄ変換される。Ａ／Ｄ変換回路３よりＡ／Ｄ変換
値が入力されたとき、メモリ２１はそのＡ／Ｄ変換値を
そのまま出力するのではな＜．Ａ／Ｄ変換値に対応する
アドレスに記憶されているディジタルデータを読み出し
、出力する。That is, an analog signal inputted from an analog signal source 1 is sampled and held in a sample and hold circuit 2, and this sampled and held value is A/D converted by an A/D conversion circuit 3. When an A/D converted value is input from the A/D conversion circuit 3, the memory 21 does not output the A/D converted value as it is. The digital data stored at the address corresponding to the A/D converted value is read and output.
上述したように、メモリ２１に記憶されているディジタ
ルデータは，サンプルホールド回路２に入力されたアナ
ログ信号のレベルに正確に対応している。従って、Ａ／
Ｄ変換誤差は極めて小さくなる。As described above, the digital data stored in the memory 21 accurately corresponds to the level of the analog signal input to the sample and hold circuit 2. Therefore, A/
The D conversion error becomes extremely small.
以上のように本発明のＡ／Ｄ変換装置によれば、アナロ
グ基準信号のレベルに対応するディジタルデータをデー
タ補正回路にテーブルとして記憶させ，この記憶値を読
み出してＡ／Ｄ変換出力とするようにしたので、量子化
ステップ数を大きくした場合においても．Ａ／Ｄ変換誤
差をサンプルホールド回路を含めて補正することができ
る．データ補正回路をＥＥ−ＦＲＯＭ．ＲＡＭ等により
構戊することができるため、複雑なアナログプロセスが
不用となり、ＬＳＩ化が容易となる。As described above, according to the A/D converter of the present invention, digital data corresponding to the level of an analog reference signal is stored as a table in the data correction circuit, and this stored value is read out and used as an A/D conversion output. , even when the number of quantization steps is increased. A/D conversion errors can be corrected by including a sample and hold circuit. The data correction circuit is EE-FROM. Since it can be structured using RAM or the like, complicated analog processes are not required, and it is easy to integrate it into an LSI.
また．Ａ／Ｄ変換回路におけるビット数以上の有効桁数
を有するディジタルデータを得ることができる。Also. Digital data having a number of effective digits greater than the number of bits in the A/D conversion circuit can be obtained.
さらに．サンプルホールド回路とデータ補正のテーブル
を、複数設けた場合、１つのＡ／Ｄ変換回路を用いて複
数の信号のＡ／Ｄ変換を、位相差及びサンプルホールド
回路による影響を受けることなく実行することができる
。moreover. When multiple sample-hold circuits and data correction tables are provided, one A/D conversion circuit can be used to perform A/D conversion of multiple signals without being affected by phase differences and sample-hold circuits. I can do it.
第１図は本発明のＡ／Ｄ変換装置の一実施例の構成を示
すブロック図、第２図は第１図の実施例のキャリブレー
ション時における等価ブロック図、第３図は第１図の実
施例のＡ／Ｄ変換時における等価ブロック図、第４図は
従来のＡ／Ｄ変換装置の一例の構或を示すブロック図で
ある。
１・・・アナログ信号源、２・・・サンプルホールド回
路、３・・・Ａ／Ｄ変換回路、４・・・データ補正制御
回路，５．１２・・・基準信号発生回路、工１・・・デ
ータ補正回路，２１・・・メモリ、２２・・・カウンタ
、２３・・・Ｄ／Ａ変換回路。FIG. 1 is a block diagram showing the configuration of an embodiment of the A/D conversion device of the present invention, FIG. 2 is an equivalent block diagram of the embodiment of FIG. 1 during calibration, and FIG. 3 is a block diagram of the embodiment of FIG. 1. Equivalent block diagram at the time of A/D conversion in the embodiment. FIG. 4 is a block diagram showing the structure of an example of a conventional A/D conversion device. DESCRIPTION OF SYMBOLS 1...Analog signal source, 2...Sample hold circuit, 3...A/D conversion circuit, 4...Data correction control circuit, 5.12...Reference signal generation circuit, Engineering 1... - Data correction circuit, 21...memory, 22...counter, 23...D/A conversion circuit.
Claims (1)
と、 前記サンプルホールド回路によりサンプルホールドされ
た値をＡ／Ｄ変換するＡ／Ｄ変換回路と、前記Ａ／Ｄ変
換回路より出力されたデータに対応したディジタルデー
タを出力するデータ補正回路と、 キャリブレーション動作時、前記サンプルホールド回路
にアナログ基準信号を供給して、サンプルホールドさせ
、かつ、そのサンプルホールド値を前記Ａ／Ｄ変換回路
によりＡ／Ｄ変換させて、前記データ補正回路に供給さ
せるとともに、前記データ補正回路に、前記アナログ基
準信号のレベルに対応したディジタルデータを供給し、
前記Ａ／Ｄ変換回路の出力に対応して前記ディジタルデ
ータを記憶させる基準信号発生回路とを備えるＡ／Ｄ変
換装置。[Scope of Claims] A sample hold circuit that samples and holds an input signal; an A/D conversion circuit that A/D converts the value sampled and held by the sample hold circuit; and a sample hold circuit that samples and holds an input signal; a data correction circuit that outputs digital data corresponding to the data; and during a calibration operation, an analog reference signal is supplied to the sample and hold circuit to cause the sample and hold to be held, and the sample and hold value is transmitted to the A/D conversion circuit. A/D converting the data and supplying it to the data correction circuit, and supplying the data correction circuit with digital data corresponding to the level of the analog reference signal;
An A/D conversion device comprising: a reference signal generation circuit that stores the digital data in correspondence with the output of the A/D conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24273089A JPH03104417A (en) | 1989-09-19 | 1989-09-19 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24273089A JPH03104417A (en) | 1989-09-19 | 1989-09-19 | A/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104417A true JPH03104417A (en) | 1991-05-01 |
Family
ID=17093396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24273089A Pending JPH03104417A (en) | 1989-09-19 | 1989-09-19 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104417A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102484478A (en) * | 2009-08-14 | 2012-05-30 | 熵敏通讯股份有限公司 | Method and system for accelerated analog to digital conversion |
-
1989
- 1989-09-19 JP JP24273089A patent/JPH03104417A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102484478A (en) * | 2009-08-14 | 2012-05-30 | 熵敏通讯股份有限公司 | Method and system for accelerated analog to digital conversion |
| JP2013502158A (en) * | 2009-08-14 | 2013-01-17 | エントロピック・コミュニケーションズ・インコーポレイテッド | Method and system for accelerated analog / digital conversion |
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