JPH0212755Y2 - - Google Patents
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- JPH0212755Y2 JPH0212755Y2 JP1983137262U JP13726283U JPH0212755Y2 JP H0212755 Y2 JPH0212755 Y2 JP H0212755Y2 JP 1983137262 U JP1983137262 U JP 1983137262U JP 13726283 U JP13726283 U JP 13726283U JP H0212755 Y2 JPH0212755 Y2 JP H0212755Y2
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Description
〔産業上の利用分野〕
本考案は、アナログ信号をデジタル信号に変換
するアナログ／デジタル変換回路に関し、特に入
力アナログ信号のレベルに応じてそれとは逆極性
の定電流を積分し、その積分期間に応じてクロツ
クパルスをカウンタで計数し出力するような積分
型のアナログ／デジタル変換回路に関する。
〔背景技術とその問題点〕
近年デジタル技術の進歩に伴つて、音響機器、
通信装置等において、アナログ信号に比べ優れた
特性を有するデジタル信号を用いて信号を処理し
たり伝送したりすることが多くなつてきている。
このため、アナログ信号をデジタル信号に変換す
るための性能の良いアナログ／デジタル変換回路
の需要が高まつている。
まず、本考案が適用される積分型のアナログ／
デジタル変換回路の構成および動作原理について
説明する。第１図は積分型のアナログ／デジタル
変換回路の一例を示しており、たとえば帰還型の
サンプルホールド回路２０、タイミングコントロ
ール回路１１、カウンタ１２およびシフトレジス
タ１３より構成されている。また、上記サンプル
ホールド回路２０は演算増幅器６、入力の抵抗
２、帰還用の抵抗４、帰還用のコンデンサ５（容
量Ｃ）、第１のスイツチ３、第２のスイツチ７、
定電流源８、比較器９および電源１０より構成さ
れており、上記演算増幅器６の非反転入力端子は
接地され、反転入力端子は第２のスイツチ７を介
して定電流源８に接続されるとともに、第１のス
イツチ３を介して入力の低抗２の一端に接続され
ている。また、帰還用の抵抗４は入力の抵抗２と
第１のスイツチ３との接続点、演算増幅器６の出
力端子との間に接続され、コンデンサ５は上記演
算増幅器６の反転入力端子と出力端子との間に接
続されている。そして、上記演算増幅器６の出力
端子は比較器９の反転入力端子に接続され、該比
較器９の非反転入力端子には電源１０が接続され
ている。
次に動作について説明する。信号入力端子１に
供給される入力アナログ信号VIは上記サンプル
ホールド回路２０にて積分される。すなわち、サ
ンプリングクロツクが“Ｈ”の期間において、第
１のスイツチ３は閉じ、第２のスイツチ７は開い
ているので、上記入力アナログ信号VIが積分さ
れ、上記サンプリングクロツクが“Ｌ”の期間に
おいては、第１のスイツチ３は開き、第２のスイ
ツチ７が閉じることにより上記入力アナログ信号
VIとは逆極性の定電流源８より供給される定電
流i0が上記入力アナログ信号VIに応じて積分され
る。ここで、上記抵抗４とコンデンサ５とは帰還
インピーダンスとなつており、該帰還インピーダ
ンスと入力の抵抗２とから積分係数が決定され
る。
上記演算増幅器６からの積分出力V0は比較器
９の反転入力端子に供給され、非反転入力端子に
接続された電源１０の電圧Vref（比較電圧）と比
較されることにより、上記比較器９の出力端子に
は出力パルスPWが得られる。すなわち、上記定
電流i0が入力アナログ信号VIに応じて積分され、
その積分出力V0が上記入力アナログ信号VIから
比較電圧Vrefに変化するまでの期間、上記比較
器９の出力端子に得られる出力パルスPWの幅
（積分期間）に応じて後述するタイミングコント
ロール回路１１より供給されるクロツクパルスを
カウンタ１２を計数することによりデジタル信号
DPが得られる。換言すると、入力アナログ信号
VIに応じて比較器９の出力パルスPWの幅（積分
期間）が変化し、この積分期間のクロツクパルス
をカウンタ１２で計数することにより出力デジタ
ル信号DSが得られることになる。
また、タイミングコントロール回路１１はサン
プリングクロツクやクロツクパルスを発生し、上
記第１のスイツチ３、第２のスイツチ７、カウン
タ１２およびシフトレジスタ１３の動作を同期さ
せ、時間的な制御を行なうものである。なお、上
記カウンタ１２からのデジタル信号DPは並列的
な信号なので、最終的にはシフトレジスタ１３を
介して直列的な信号に変換され、信号出力端子１
４より出力デジタル信号DSが出力されるように
なつている。
上記アナログ／デジタル変換回路の動作をタイ
ムチヤートで示すと第２図のようになる。サンプ
リングクロツクが“Ｈ”の期間では、第１のスイ
ツチ３は閉じ、第２のスイツチ７は開いているの
で、入力アナログ信号VIが積分され、その積分
出力V0は０から入力アナログ信号VIの電圧まで
変化する。
また、サンプリングクロツクが“Ｌ”の期間で
は、第１のスイツチ３は開き、第２のスイツチ７
は閉じているので、上記定電流i0が入力アナログ
信号VIに応じて積分され、その積分出力V0は上
記入力アナログ信号VIの電圧から０に向つて変
化してゆき比較電圧Vrefに達するまでの積分期
間のクロツクパルスをカウンタ１２で計数するこ
とにより出力デジタル信号DSが得られる。
ここで、たとえば８ビツトのアナログ／デジタ
ル変換を考え、上記比較電圧Vref＝０（Ｖ）とす
ると、最大入力時、すなわち入力アナログ信号
VIが最大の時には積分出力V0は次式
V0＝−VI(MAX)＋１／Ｃ∫i0dt
＝−VI(MAX)＋i0τ0／Ｃ（28−１） …第１式
により与えられる。但しＣは上記サンプリングホ
ールド回路２０を構成するコンデンサ５の容量で
あり、τ0はクロツクパルスの周期である。この場
合、カウンタ１２の計数はV0＝０（Ｖ）まで行わ
れるから第１式より
VI(MAX)＝i0τ0／Ｃ（28−１） …第２式
となり、入力アナログ信号VIは０（Ｖ）から最大
i0τ0／Ｃ（28−１）（Ｖ）までi0τ0／Ｃのステツプで
デジ
タル信号に変換される。また、上記第２式より明
らかなように定電流i0、クロツクパルスの周期τ0
およびコンデンサ５の容量Ｃを定めることによ
り、上記入力アナログ信号VIの最大値VI(MAX)は一
義的に定まることになる。すなわち、カウンタ１
２は８ビツトの場合、255カウントが有効最大カ
ウントとなるようにサンプリングクロツクの周期
TSとクロツクパルス幅の周期γ0を選ぶ必要があ
る。
ここで、たとえば第３図に示すように上記最大
値VI(MAX)を越えるアナログ信号VI（正弦波）が上
記アナログ／デジタル変換回路に入力された場合
演算増幅器６よりの積分出力V0が比較器９の比
較電圧Vrefに達する以前にカウンタ１２は有効
最大カウントの状態になつてしまう。有効最大カ
ウントになつた状態でカウンタ１２の内容は
“11111111”であるが、計数は積分出力V0が比較
電圧Vrefに達するまで続くので、カウンタ１２
には更にクロツクパルスが入力され該カウンタ１
２の内容は再び“00000000”に戻つてしまう。こ
のようなデジタル信号DSを復元した場合、上記
入力アナログ信号VIと比べ、その先頭値が果て
まで飛ぶため大きな歪を生じてしまう。また、第
１のスイツチ３が開き、第２のスイツチ７が閉じ
定電流i0が入力アナログ信号VIに応じて積分され
る場合、その積分電流は流れ始めで振動してお
り、その電流値が±１／2LSB以内に収束するま
での過渡期間が生ずる。この過渡期間内に微小な
アナログ信号が入力として供給された場合、電流
のオーバーシユートにより積分出力V0は比較電
圧Vrefを越え比較器９の出力が反転してしまい
カウンタ１２の計数内容はエラーを含んでしま
い、このようなデジタル信号DSを復元した場合、
やはり歪を生じてしまうことになる。
〔考案の目的〕
そこで、本考案は上述した問題点に鑑み提案さ
れたものであり、積分型のアナログ／デイジタル
変換回路に所定の入力電圧範囲よりも小さいか、
あるいは大きなアナログ信号が入力された場合、
出力デイジタル信号に含まれるエラーを補正する
ことを目的とするものである。
〔課題を解決するための手段〕
本考案は、上記目的を達成するために提案され
たものであつて、信号入力端子に供給される入力
アナログ信号をサンプルホールドしてその信号レ
ベルに応じたパルス幅のサンプルホールド信号を
形成する帰還型サンプルホールド回路と、上記帰
還型サンプルホールド回路にて得られるサンプル
ホールド信号により計数期間の制御がなされ上記
サンプルホールド信号のパルス幅に対応するｎビ
ツトデータを形成するデータ用カウンタと、上記
データ用カウンタの最上位桁の出力を計数する第
１の１ビツトカウンタと、上記第１の１ビツトカ
ウンタの出力を計数する第２の１ビツトカウンタ
と、上記第１の１ビツトカウンタからの出力信号
と上記データ用カウンタから出力されるｎビツト
データとの論理積をとつてアンダーフロー時の上
記ｎビツトデータの補正を行う第１の論理回路
と、上記第２の１ビツトカウンタからの出力信号
と上記第１の論理回路から出力されるｎビツトデ
ータとの論理和をとつてオーバーフロー時の上記
ｎビツトデータの補正を行い、補正処理済のｎビ
ツトデータを信号出力端子に供給する第２の論理
回路とを備え、上記データ用カウンタに上記帰還
型サンプルホールド回路におけるサンプルホール
ド動作の過渡期間に相当するオフセツトデータを
サンプリング期間毎に与えて、上記データ用カウ
ンタにて上記サンプルホールド信号に応じた計数
動作を行うように成したことを特徴とするもので
ある。
〔実施例〕
以下、本考案に係るアナログ／デジタル変換回
路の一実施例の要旨である該アナログ／デジタル
変換回路のカウンタ部について、図面および表を
用いて詳細に説明する。なお、上記カウンタ部以
外の構成については、第１図に示したような積分
型のアナログ／デジタル変換回路が適用されてお
り、その詳細な説明は省略する。
本考案の一実施例であるアナログ／デジタル変
換回路のカウンタ部の基本構成は、たとえば８ビ
ツトの変換を行う場合、第４図に示すようになつ
ており、入力のアナログ信号VIに応じた定電流i0
の積分期間中にタイミングコントロール回路１１
より供給されるクロツクパルスを計数するデータ
用カウンタ３１〜３８と、MSBのデータ用カウ
ンタ３８に接続される２つのカウンタ３９および
４０（アンダーフロー処理用カウンタおよびオー
バーフロー処理用カウンタ）と、アンダーフロー
処理用ANDゲート４１〜４８およびオーバーフ
ロー処理用ORゲート５１〜５８とによつて構成
されている。カウンタ３１〜３８の出力はそれぞ
れ、アンダーフロー処理用ANDゲート４１〜４
８の入力側の一端に接続されており、他端にはア
ンダーフロー処理用カウンタ３９の出力が接続さ
れている。また、上記ANDゲート４１〜４８の
出力はオーバーフロー処理用ORゲート５１〜５
８の入力側の一端に接続されており、他端にはオ
ーバーフロー処理用カウンタ４０の出力が接続さ
れている。そして上記ORゲート５１〜５８の出
力はシフトレジスタ１３に接続されている。
入力のアナログ信号VIに応じた定電流i0の積分
期間中、タイミングコントロール回路１１よりク
ロツクパルスが上記カウンタ３１に供給されるこ
とによりカウンタ３１〜３８が上記クロツクパル
スを計数し、上記カウンタ３１〜３８の出力が
ANDゲート４１〜４８、ORゲート５１〜５８を
経て出力デジタル信号DSが得られる。なお、上
記カウンタ３１〜４０は、たとえばフリツプ・フ
ロツプ回路より構成されている。
まず、積分電流の流れ始めの過渡期間において
微小なアナログ信号VIがこの実施例のアナロ
グ／デジタル変換回路に入力された場合について
説明する。この場合、演算増幅器６からの積分出
力V0が電流のオーバーシユートにより比較電圧
Vrefを越えることになり、カウンタ３１〜３８
の計数内容はエラーを含んでしまうが、アンダー
フロー処理用カウンタ３９およびアンダーフロー
処理用ANDゲート４１〜４８を用いてこの計数
内容を補正することができる。すなわち、上記過
渡期間が過ぎてからカウンタ３１〜４０の計数が
開始されるようにあらかじめ（計数開始前に）デ
ータ用カウンタ３１〜３８に上記過渡期間に相当
するオフセツトを与える。たとえば、３クロツク
分のオフセツトが与えられ、この３クロツクパル
スの計数期間内（たとえば、２クロツクパルス期
間）に積分出力V0が比較電圧Vrefを越え比較器
９の出力が反転したときには、アンダーフローの
扱いとみなして各カウンター３１〜４０の出力は
第１表のようになる。
[Industrial Application Field] The present invention relates to an analog/digital conversion circuit that converts an analog signal to a digital signal, and in particular, integrates a constant current of opposite polarity depending on the level of the input analog signal, and The present invention relates to an integral type analog/digital conversion circuit that counts clock pulses with a counter and outputs the clock pulses accordingly. [Background technology and its problems] With the advancement of digital technology in recent years, audio equipment,
2. Description of the Related Art In communication devices and the like, signals are increasingly being processed and transmitted using digital signals that have superior characteristics compared to analog signals.
For this reason, there is an increasing demand for high-performance analog/digital conversion circuits for converting analog signals into digital signals. First, the integral type analog/
The configuration and operating principle of the digital conversion circuit will be explained. FIG. 1 shows an example of an integral type analog/digital conversion circuit, which is composed of, for example, a feedback type sample and hold circuit 20, a timing control circuit 11, a counter 12, and a shift register 13. The sample hold circuit 20 also includes an operational amplifier 6, an input resistor 2, a feedback resistor 4, a feedback capacitor 5 (capacitance C), a first switch 3, a second switch 7,
It is composed of a constant current source 8, a comparator 9, and a power supply 10, and the non-inverting input terminal of the operational amplifier 6 is grounded, and the inverting input terminal is connected to the constant current source 8 via a second switch 7. It is also connected to one end of the input low resistor 2 via the first switch 3. Further, the feedback resistor 4 is connected between the connection point between the input resistor 2 and the first switch 3 and the output terminal of the operational amplifier 6, and the capacitor 5 is connected between the inverting input terminal and the output terminal of the operational amplifier 6. is connected between. The output terminal of the operational amplifier 6 is connected to an inverting input terminal of a comparator 9, and a power supply 10 is connected to a non-inverting input terminal of the comparator 9. Next, the operation will be explained. The input analog signal V I supplied to the signal input terminal 1 is integrated by the sample and hold circuit 20 . That is, during the period when the sampling clock is "H", the first switch 3 is closed and the second switch 7 is open, so the input analog signal VI is integrated and the sampling clock is "L". During the period, the first switch 3 is open and the second switch 7 is closed, so that the input analog signal is
A constant current i 0 supplied from a constant current source 8 having a polarity opposite to that of V I is integrated according to the input analog signal V I . Here, the resistor 4 and capacitor 5 serve as a feedback impedance, and the integral coefficient is determined from the feedback impedance and the input resistor 2. The integral output V0 from the operational amplifier 6 is supplied to the inverting input terminal of the comparator 9, and is compared with the voltage Vref (comparison voltage) of the power supply 10 connected to the non-inverting input terminal. An output pulse P W is obtained at the output terminal of. That is, the constant current i 0 is integrated according to the input analog signal V I ,
During the period until the integral output V 0 changes from the input analog signal VI to the comparison voltage Vref, the timing control described later is performed according to the width (integration period) of the output pulse P W obtained at the output terminal of the comparator 9. The counter 12 counts the clock pulses supplied from the circuit 11 to generate a digital signal.
D P is obtained. In other words, the input analog signal
The width (integration period) of the output pulse PW of the comparator 9 changes in accordance with V I , and by counting the clock pulses during this integration period with the counter 12, an output digital signal D S is obtained. Further, the timing control circuit 11 generates a sampling clock or a clock pulse, synchronizes the operations of the first switch 3, second switch 7, counter 12, and shift register 13, and performs temporal control. . Note that since the digital signal D P from the counter 12 is a parallel signal, it is finally converted into a serial signal via the shift register 13 and sent to the signal output terminal 1.
4, an output digital signal D S is output. The operation of the analog/digital conversion circuit described above is shown in a time chart as shown in FIG. During the period when the sampling clock is "H", the first switch 3 is closed and the second switch 7 is open, so the input analog signal V I is integrated, and the integrated output V 0 varies from 0 to the input analog signal. The voltage changes up to V I. Furthermore, during the period when the sampling clock is "L", the first switch 3 is open and the second switch 7 is open.
is closed, the constant current i 0 is integrated according to the input analog signal V I , and the integrated output V 0 changes from the voltage of the input analog signal V I toward 0 and becomes the comparison voltage Vref. The output digital signal D S is obtained by counting the clock pulses during the integration period until the clock pulse reaches the signal D S by the counter 12 . For example, if we consider 8-bit analog/digital conversion and set the comparison voltage Vref = 0 (V), then at the maximum input, that is, when the input analog signal
When V I is maximum, the integral output V 0 is expressed as follows: V 0 = -V I(MAX) +1/C∫i 0 dt = -V I(MAX) +i 0 τ 0 /C(2 8 -1)...th It is given by Eq. However, C is the capacitance of the capacitor 5 constituting the sampling and hold circuit 20, and τ 0 is the period of the clock pulse. In this case, the counter 12 counts until V 0 = 0 (V), so from the first equation, V I (MAX) = i 0 τ 0 /C (2 8 -1) ...the second equation becomes, and the input analog signal V I is from 0 (V) to maximum
It is converted into a digital signal in steps of i 0 τ 0 /C up to i 0 τ 0 /C(2 8 −1) (V). Also, as is clear from the second equation above, the constant current i 0 and the clock pulse period τ 0
By determining the capacitance C of the capacitor 5, the maximum value V I (MAX) of the input analog signal V I is uniquely determined. That is, counter 1
2 is the period of the sampling clock so that 255 counts is the maximum effective count in the case of 8 bits.
It is necessary to choose T S and the period γ 0 of the clock pulse width. Here, for example, as shown in FIG. 3, if an analog signal V I (sine wave) exceeding the maximum value V I (MAX) is input to the analog/digital conversion circuit, the integral output from the operational amplifier 6 V 0 The counter 12 reaches the maximum effective count before it reaches the comparison voltage Vref of the comparator 9. The content of the counter 12 is "11111111" when the effective maximum count is reached, but counting continues until the integral output V 0 reaches the comparison voltage Vref, so the counter 12
A clock pulse is further input to the counter 1.
The contents of 2 will return to "00000000" again. When such a digital signal D S is restored, compared to the input analog signal VI , the leading value jumps to the end, resulting in large distortion. Furthermore, when the first switch 3 is open and the second switch 7 is closed and the constant current i 0 is integrated according to the input analog signal V I , the integrated current oscillates at the beginning of the flow, and its current value A transient period occurs until the value converges within ±1/2LSB. If a small analog signal is supplied as input during this transient period, the integrated output V 0 will exceed the comparison voltage Vref due to current overshoot, and the output of the comparator 9 will be inverted, resulting in an error in the count content of the counter 12. If you restore such a digital signal D S ,
This will still result in distortion. [Purpose of the invention] Therefore, the present invention was proposed in view of the above-mentioned problems.
Or if a large analog signal is input,
Its purpose is to correct errors contained in the output digital signal. [Means for Solving the Problems] The present invention has been proposed to achieve the above object, and is to sample and hold an input analog signal supplied to a signal input terminal and generate a pulse according to the signal level. The counting period is controlled by a feedback type sample and hold circuit that forms a sample and hold signal of the width, and the sample and hold signal obtained by the feedback type sample and hold circuit, and n-bit data corresponding to the pulse width of the sample and hold signal is formed. a first 1-bit counter that counts the output of the most significant digit of the data counter; a second 1-bit counter that counts the output of the first 1-bit counter; a first logic circuit for correcting the n-bit data in the event of an underflow by calculating the logical product of the output signal from the 1-bit counter and the n-bit data output from the data counter; The output signal from the 1-bit counter and the n-bit data output from the first logic circuit are logically summed to correct the n-bit data at the time of overflow, and the corrected n-bit data is output as a signal. a second logic circuit that supplies the data to the data counter, and supplies the data counter with offset data corresponding to the transition period of the sample-and-hold operation in the feedback sample-and-hold circuit every sampling period. The present invention is characterized in that a counting operation is performed in accordance with the sample and hold signal. [Embodiment] Hereinafter, the counter portion of the analog/digital conversion circuit, which is the gist of one embodiment of the analog/digital conversion circuit according to the present invention, will be described in detail using drawings and tables. Note that the configuration other than the above-mentioned counter section is an integral type analog/digital conversion circuit as shown in FIG. 1, and a detailed explanation thereof will be omitted. The basic configuration of the counter section of the analog/digital conversion circuit, which is an embodiment of the present invention , is as shown in Fig. 4 when performing, for example, 8-bit conversion. constant current i 0
The timing control circuit 11 during the integration period of
data counters 31 to 38 that count clock pulses supplied from MSB, two counters 39 and 40 (an underflow processing counter and an overflow processing counter) connected to the MSB data counter 38; It is composed of AND gates 41-48 and OR gates 51-58 for overflow processing. The outputs of counters 31 to 38 are output to AND gates 41 to 4 for underflow processing, respectively.
8, and the output of the underflow processing counter 39 is connected to the other end. In addition, the outputs of the AND gates 41 to 48 are the overflow processing OR gates 51 to 5.
8, and the output of the overflow processing counter 40 is connected to the other end. The outputs of the OR gates 51 to 58 are connected to the shift register 13. During the integration period of the constant current i0 corresponding to the input analog signal VI , the timing control circuit 11 supplies clock pulses to the counter 31, so that the counters 31 to 38 count the clock pulses. The output of
An output digital signal D S is obtained via AND gates 41-48 and OR gates 51-58. Note that the counters 31 to 40 are constructed of flip-flop circuits, for example. First, a case will be described in which a minute analog signal V I is input to the analog/digital conversion circuit of this embodiment during the transient period when the integral current begins to flow. In this case, the integral output V 0 from the operational amplifier 6 becomes the comparison voltage due to current overshoot.
Vref will be exceeded, counters 31 to 38
Although the content of the count includes an error, the content of the count can be corrected using the underflow processing counter 39 and the underflow processing AND gates 41 to 48. That is, an offset corresponding to the above-mentioned transition period is given to the data counters 31-38 in advance (before the start of counting) so that the counters 31-40 start counting after the above-mentioned transition period has passed. For example, if an offset of 3 clocks is given and the integrated output V 0 exceeds the comparison voltage Vref within the counting period of these 3 clock pulses (for example, 2 clock pulses) and the output of the comparator 9 is inverted, it is treated as an underflow. The outputs of the counters 31 to 40 are as shown in Table 1.
【表】
上記第１表より明らかなようにアンダーフロー
処理用カウンタ３９の出力はこの２クロツクパル
ス期間ずつと“０”のままなので、各アンダーフ
ロー処理用ANDゲート４１〜４８の出力は、各
カウンタ３１〜３８の出力にかかわらずすべて
“０”となり、よつて各オーバーフロー処理用
ORゲート５１〜５８の出力もすべて“０”とな
る。
次に所定の入力アナログ信号の最大値VI(MAX)を
越えるようなアナログ信号VIがやはりこの実施
例のアナログ／デジタル変換回路に入力された場
合について説明する。この場合、カウンタ３１〜
３８が有効最大カウント（255カウント）を越え
るので、オーバーフロー処理用カウンタ４０およ
びオーバーフロー処理用ORゲート５１〜５８を
用いて計数内容を補正することができる。各カウ
ンタ３１〜４０の出力は第２表のようになる。[Table] As is clear from Table 1 above, the output of the underflow processing counter 39 remains "0" for each of these two clock pulse periods, so the output of each of the underflow processing AND gates 41 to 48 is Regardless of the outputs from 31 to 38, they all become “0”, so each overflow processing
The outputs of OR gates 51 to 58 also all become "0". Next, a case will be described in which an analog signal V I exceeding a predetermined maximum input analog signal value V I (MAX) is also input to the analog/digital conversion circuit of this embodiment. In this case, counter 31~
38 exceeds the effective maximum count (255 counts), the count can be corrected using the overflow processing counter 40 and the overflow processing OR gates 51 to 58. The outputs of each counter 31-40 are as shown in Table 2.
上述のように、本考案では、信号入力端子に供
給される入力アナログ信号をサンプルホールドし
てその信号レベルに応じたパルス幅のサンプルホ
ールド信号を形成する帰還型サンプルホールド回
路にて得られるサンプルホールド信号により計数
期間の制御がなされるデータ用カウンタにて上記
サンプルホールド信号のパルス幅に対応するｎビ
ツトデータを形成する積分型のアナログ／デジタ
ル変換回路において、上記データ用カウンタに上
記帰還型サンプルホールド回路におけるサンプル
ホールド動作の過渡期間に相当するオフセツトデ
ータをサンプリング期間毎に与えて、上記データ
用カウンタにて上記サンプルホールド信号に応じ
た計数動作を行い、上記データ用カウンタの最上
位桁の出力を計数する第１の１ビツトカウンタか
らの出力信号と上記データ用カウンタにて得られ
るｎビツトデータとの論理積を第１の論理回路に
てとることによつて、アンダーフロー時の補正を
行い、サンプルホールド動作の過渡期間に発生す
る微小入力信号による誤動作を防止することがで
きる。さらに、本考案に係るアナログ／デジタル
変換回路では、上記該第１の１ビツトカウンタの
出力を計数する第２の１ビツトカウンタからの出
力信号と上記第１の論理回路から出力されるｎビ
ツトデータとの論理和を第２の論理回路にてとる
ことによつて、オーバーフロー時の補正を行い、
上記データ用カウンタのオーバーフローに起因す
る誤動作を防止して、出力デジタル信号に含まれ
るエラーを確実に補正することができる。
従つて、本考案によれば、データ用カウンタの
カウント開始の過渡期間に不安定な出力が入力さ
れた場合でも、所定のレベルに固定され異常な誤
差を発生することがなく、また、上記データ用カ
ウンタがオーバーフローした時に、ｎビツトの出
力データを強制的にオール１にして、誤差を小さ
く抑えることができ、誤差が少なく安定した変換
動作を行うアナログ／デジタル変換回路を提供す
ることができる。
As mentioned above, in the present invention, the sample-hold signal obtained by the feedback sample-hold circuit samples and holds the input analog signal supplied to the signal input terminal and forms a sample-hold signal with a pulse width corresponding to the signal level. In an integral type analog/digital conversion circuit that forms n-bit data corresponding to the pulse width of the sample and hold signal in a data counter whose counting period is controlled by a signal, the feedback type sample and hold is applied to the data counter. Offset data corresponding to the transition period of the sample and hold operation in the circuit is given for each sampling period, and the data counter performs a counting operation according to the sample and hold signal, and the most significant digit of the data counter is output. The output signal from the first 1-bit counter that counts the n-bit data obtained by the data counter is ANDed by the first logic circuit to correct the underflow. , it is possible to prevent malfunctions due to minute input signals that occur during the transition period of sample and hold operations. Further, in the analog/digital conversion circuit according to the present invention, the output signal from the second 1-bit counter that counts the output of the first 1-bit counter and the n-bit data output from the first logic circuit are combined. By calculating the logical sum with the second logic circuit, correction is made in the event of an overflow,
Malfunctions caused by overflow of the data counter can be prevented, and errors included in the output digital signal can be reliably corrected. Therefore, according to the present invention, even if an unstable output is input during the transition period when the data counter starts counting, it is fixed at a predetermined level and no abnormal error occurs. When the counter overflows, the n-bit output data is forcibly set to all 1's, thereby suppressing the error to a small level, thereby providing an analog/digital conversion circuit that performs stable conversion operations with few errors.
第１図は本考案が適用される積分型のアナロ
グ／デジタル変換回路の構成を示す回路図、第２
図は上記アナログ／デイジタル変換回路の動作を
示すタイムチヤート、第３図は所定の入力電圧を
越えるアナログ信号が入力された場合の復元波形
を示す模式図である。第４図は、本考案に係るア
ナログ／デジタル変換回路の一実施例におけるカ
ウンタ部の基本構成を示す論理回路図である。
１……信号入力端子、２，４……抵抗、３……
第１のスイツチ、５……コンデンサ、６……演算
増幅器、７……第２のスイツチ、８……定電流
源、９……比較器、１０……電源、１１……タイ
ミングコントロール回路、１４……信号出力端
子、２０……サンプルホールド回路、３１〜３８
……データ用カウンタ、３９……アンダーフロー
処理用カウンタ、４０……オーバーフロー処理用
カウンタ、４１〜４８……アンダーフロー処理用
ANDゲート、５１〜５８……オーバーフロー処
理用ORゲート。
Figure 1 is a circuit diagram showing the configuration of an integral type analog/digital conversion circuit to which the present invention is applied;
The figure is a time chart showing the operation of the analog/digital conversion circuit, and FIG. 3 is a schematic diagram showing a restored waveform when an analog signal exceeding a predetermined input voltage is input. FIG. 4 is a logic circuit diagram showing the basic configuration of a counter section in an embodiment of the analog/digital conversion circuit according to the present invention. 1... Signal input terminal, 2, 4... Resistor, 3...
First switch, 5... Capacitor, 6... Operational amplifier, 7... Second switch, 8... Constant current source, 9... Comparator, 10... Power supply, 11... Timing control circuit, 14 ... Signal output terminal, 20 ... Sample hold circuit, 31 to 38
...Counter for data, 39...Counter for underflow processing, 40...Counter for overflow processing, 41 to 48...For underflow processing
AND gate, 51-58...OR gate for overflow processing.
Claims (1)
サンプルホールドしてその信号レベルに応じたパ
ルス幅のサンプルホールド信号を形成する帰還型
サンプルホールド回路と、 上記帰還型サンプルホールド回路にて得られる
サンプルホールド信号により計数期間の制御がな
され上記サンプルホールド信号のパルス幅に対応
するｎビツトデータを形成するデータ用カウンタ
と、 上記データ用カウンタの最上位桁の出力を計数
する第１の１ビツトカウンタと、 上記第１の１ビツトカウンタの出力を計数する
第２の１ビツトカウンタと、 上記第１の１ビツトカウンタからの出力信号と
上記データ用カウンタから出力されるｎビツトデ
ータとの論理積をとつてアンダーフロー時の上記
ｎビツトデータの補正を行う第１の論理回路と、 上記第２の１ビツトカウンタからの出力信号と
上記第１の論理回路から出力されるｎビツトデー
タとの論理和をとつてオーバーフロー時の上記ｎ
ビツトデータの補正を行い、補正処理済のｎビツ
トデータを信号出力端子に供給する第２の論理回
路とを備え、 上記データ用カウンタに上記帰還型サンプルホ
ールド回路におけるサンプルホールド動作の過渡
期間に相当するオフセツトデータをサンプリング
期間毎に与えて、上記データ用カウンタにて上記
サンプルホールド信号に応じた計数動作を行うよ
うに成したことを特徴とするアナログ／デジタル
変換回路。[Claims for Utility Model Registration] A feedback sample-and-hold circuit that samples and holds an input analog signal supplied to a signal input terminal and forms a sample-and-hold signal with a pulse width corresponding to the signal level; A data counter whose counting period is controlled by a sample and hold signal obtained by the circuit and forms n-bit data corresponding to the pulse width of the sample and hold signal; and a data counter which counts the output of the most significant digit of the data counter. a second 1-bit counter that counts the output of the first 1-bit counter; an output signal from the first 1-bit counter and n-bit data output from the data counter. a first logic circuit that corrects the n-bit data at the time of underflow by calculating the logical product of the output signal from the second 1-bit counter and the n-bit data output from the first logic circuit; The above n at the time of overflow is calculated by logical ORing with the data.
a second logic circuit that corrects the bit data and supplies the corrected n-bit data to the signal output terminal; 1. An analog/digital conversion circuit characterized in that the data counter is configured to perform a counting operation in accordance with the sample and hold signal by supplying offset data for each sampling period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13726283U JPS6045535U (en) | 1983-09-06 | 1983-09-06 | Analog/digital conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13726283U JPS6045535U (en) | 1983-09-06 | 1983-09-06 | Analog/digital conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045535U JPS6045535U (en) | 1985-03-30 |
| JPH0212755Y2 true JPH0212755Y2 (en) | 1990-04-10 |
Family
ID=30308364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13726283U Granted JPS6045535U (en) | 1983-09-06 | 1983-09-06 | Analog/digital conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045535U (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011239214A (en) * | 2010-05-11 | 2011-11-24 | Asahi Kasei Electronics Co Ltd | A/d converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440549B2 (en) * | 1975-03-14 | 1979-12-04 | ||
| JPS5563125A (en) * | 1978-11-07 | 1980-05-13 | Kyocera Corp | Analog-digital converter circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440549U (en) * | 1977-08-26 | 1979-03-17 |
-
1983
- 1983-09-06 JP JP13726283U patent/JPS6045535U/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440549B2 (en) * | 1975-03-14 | 1979-12-04 | ||
| JPS5563125A (en) * | 1978-11-07 | 1980-05-13 | Kyocera Corp | Analog-digital converter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6045535U (en) | 1985-03-30 |
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