JPH03104417A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH03104417A JPH03104417A JP24273089A JP24273089A JPH03104417A JP H03104417 A JPH03104417 A JP H03104417A JP 24273089 A JP24273089 A JP 24273089A JP 24273089 A JP24273089 A JP 24273089A JP H03104417 A JPH03104417 A JP H03104417A
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- circuit
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 60
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000013139 quantization Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は音響機器、映像機器，計測装置等において、ア
ナログ入力信号をディジタル信号に高精度で変換して出
力するＡ／Ｄ変換装置に関する。
ナログ入力信号をディジタル信号に高精度で変換して出
力するＡ／Ｄ変換装置に関する。
第４図は従来のＡ／Ｄ変換装置の一例の構或を示すブロ
ック図である。
ック図である。
同図において、１はＡ／Ｄ変換するアナログ信号を発生
するアナログ信号源、２はアナログ信号源１より出力さ
れるアナログ信号をサンプルホールドするサンプルホー
ルド（Ｓ／Ｈ）回路である。
するアナログ信号源、２はアナログ信号源１より出力さ
れるアナログ信号をサンプルホールドするサンプルホー
ルド（Ｓ／Ｈ）回路である。
３はＡ／Ｄ変換回路であり、サンプルホールド回路２よ
り入力されるサンプルホールド値を、基準信号発生回路
５が出力する基準信号と比較し、そのレベルに対応する
ディジタルデータを出力する。
り入力されるサンプルホールド値を、基準信号発生回路
５が出力する基準信号と比較し、そのレベルに対応する
ディジタルデータを出力する。
４はデータ補正制御回路であり、入力データに対応して
基準信号発生回路５を制御する。
基準信号発生回路５を制御する。
アナログ信号源ｌより発生されたアナログ信号はサンプ
ルホールド回路２に入力され、サンプルホールドされる
。このサンプルホールドされたレベルはＡ／Ｄ変換回路
３に入力され、基準信号発生回路５が出力する基準信号
と比較される。Ａ／Ｄ変換回路３はサンプルホールドし
たレベルに対応したディジタルデータを出力する． Ａ／Ｄ変換回路３においては、それを構成する部品の精
度によりＡ／Ｄ変換誤差が発生する。
ルホールド回路２に入力され、サンプルホールドされる
。このサンプルホールドされたレベルはＡ／Ｄ変換回路
３に入力され、基準信号発生回路５が出力する基準信号
と比較される。Ａ／Ｄ変換回路３はサンプルホールドし
たレベルに対応したディジタルデータを出力する． Ａ／Ｄ変換回路３においては、それを構成する部品の精
度によりＡ／Ｄ変換誤差が発生する。
そこで、基準信号発生回路５が出力する基準信号が，デ
ータ補正制御回路４により，入力信号のレベルに対応し
て補正、制御される。
ータ補正制御回路４により，入力信号のレベルに対応し
て補正、制御される。
あるいはまた、Ａ／Ｄ変換回路３を構或するコンデンサ
の値が微調整される。
の値が微調整される。
これにより、Ａ／Ｄ変換誤差の発生が抑制される。
しかしながら、Ａ／Ｄ変換回路３における量子化ステッ
プ数（ビット数）を大きくすると、Ａ／Ｄ変換に要する
時間が長くなり、サンプルホールド回路２におけるホー
ルド誤差が無視できなくなり、結果的に．Ａ／Ｄ変換誤
差が大きくなる。
プ数（ビット数）を大きくすると、Ａ／Ｄ変換に要する
時間が長くなり、サンプルホールド回路２におけるホー
ルド誤差が無視できなくなり、結果的に．Ａ／Ｄ変換誤
差が大きくなる。
量子化ステップ数を満足できる程度に大きくし、かつ、
サンプルホールド回路２による誤差を補正しようとする
と、データ補正制御回路４に高精度が要求されるが，そ
の精度も１８ビット程度が限界となる。
サンプルホールド回路２による誤差を補正しようとする
と、データ補正制御回路４に高精度が要求されるが，そ
の精度も１８ビット程度が限界となる。
本発明はこのような状況に鑑みてなされたもので．ｍ子
化ステップ数を大きくしてもＡ／Ｄ変換誤差を小さく抑
制できるＡ／Ｄ変換装置を提供するものである。
化ステップ数を大きくしてもＡ／Ｄ変換誤差を小さく抑
制できるＡ／Ｄ変換装置を提供するものである。
本発明のＡ／Ｄ変換装置は、入力信号をサンプルホール
ドするサンプルホールド回路と、サンプルホールド回路
によりサンプルホールドされた値をＡ／Ｄ変換するＡ／
Ｄ変換回路と、Ａ／Ｄ変換回路より出力されたデータに
対応したディジタルデータを出力するデータ補正回路と
、キャリブレーション動作時、サンプルホールド回路に
アナログ基準信号を供給して、サンプルホールドさせ、
かつ、そのザンプルホールド値をＡ／Ｄ変換回路により
Ａ／Ｄ変換させて，データ補正回路に供給させるととも
に、データ補正回路に、アナログ基準信号のレベルに対
応したディジタルデータを供給し．Ａ／Ｄ変換回路の出
方に対応してディジタルデータを記憶させる基準信号発
生回路とを備える。
ドするサンプルホールド回路と、サンプルホールド回路
によりサンプルホールドされた値をＡ／Ｄ変換するＡ／
Ｄ変換回路と、Ａ／Ｄ変換回路より出力されたデータに
対応したディジタルデータを出力するデータ補正回路と
、キャリブレーション動作時、サンプルホールド回路に
アナログ基準信号を供給して、サンプルホールドさせ、
かつ、そのザンプルホールド値をＡ／Ｄ変換回路により
Ａ／Ｄ変換させて，データ補正回路に供給させるととも
に、データ補正回路に、アナログ基準信号のレベルに対
応したディジタルデータを供給し．Ａ／Ｄ変換回路の出
方に対応してディジタルデータを記憶させる基準信号発
生回路とを備える。
上記構或のＡ／Ｄ変換装置においては、キャリブレーシ
ョン時，アナログ基準信号がサンプルボールド回路によ
りサンプルホールドされ、さらにＡ／Ｄ変換される。こ
のＡ／Ｄ変換値は、アナログ基準信号のレベルに対応す
るディジタルデータに対応してメモリ等よりなるデータ
補正回路に記憶される。
ョン時，アナログ基準信号がサンプルボールド回路によ
りサンプルホールドされ、さらにＡ／Ｄ変換される。こ
のＡ／Ｄ変換値は、アナログ基準信号のレベルに対応す
るディジタルデータに対応してメモリ等よりなるデータ
補正回路に記憶される。
Ａ／Ｄ変換動作時，入力信号はサンプルホールドされ、
さらにＡ／Ｄ変換される。このＡ／Ｄ変換された値に対
応してデータ補正回路に記憶されているディジタルデー
タが．Ａ／Ｄ変換出力値として出力される。
さらにＡ／Ｄ変換される。このＡ／Ｄ変換された値に対
応してデータ補正回路に記憶されているディジタルデー
タが．Ａ／Ｄ変換出力値として出力される。
従って，ｊ１子化ステップ数を多くしても．Ａ／Ｄ変換
誤差を小さい値に抑制することができる。
誤差を小さい値に抑制することができる。
第ｌ図は本発明のＡ／Ｄ変換装置の一実施例の構或を示
すブロック図であり、第４図における場合と対応する部
分には同一の符号を付してある。
すブロック図であり、第４図における場合と対応する部
分には同一の符号を付してある。
第１図において、１ｌはデータ補正回路であり、Ａ／Ｄ
変換回路３より出力されたデータを補正して出力する。
変換回路３より出力されたデータを補正して出力する。
１２は基準信号発生回路であり、キャリブレーション時
、サンプルホールド回路２にアナログ基準信号を出力す
るとともに、そのアナログ基準信号のレベルに対応する
ディジタルデータをデータ補正回路１１に供給する。
、サンプルホールド回路２にアナログ基準信号を出力す
るとともに、そのアナログ基準信号のレベルに対応する
ディジタルデータをデータ補正回路１１に供給する。
その他、アナログ信号源１の出力をサンプルホールド回
路２がサンプルホールドし、そのサンプルホールド値を
Ａ／Ｄ変換回路３がＡ／Ｄ変換する構或は，第４図にお
ける場合と同様である。
路２がサンプルホールドし、そのサンプルホールド値を
Ａ／Ｄ変換回路３がＡ／Ｄ変換する構或は，第４図にお
ける場合と同様である。
このＡ／Ｄ変換装置のキャリブレーション時とＡ／Ｄ変
換時における等価回路は、第２図又は第３図に各々示す
ようになる。
換時における等価回路は、第２図又は第３図に各々示す
ようになる。
第２図に示すように、データ補正回路１１はＥＥ−ＦＲ
ＯＭ．ＲＡＭ等（７） メモＩＪ ２ １ ニより構威
され、基準信号発生回路ｌ２は、図示せぬ回路より供給
されるクロックをカウントするカウンタ２２と、カウン
タ２２の出力をＤ・／Ａ変換するＤ／Ａ変換回路２３と
により構成されている。
ＯＭ．ＲＡＭ等（７） メモＩＪ ２ １ ニより構威
され、基準信号発生回路ｌ２は、図示せぬ回路より供給
されるクロックをカウントするカウンタ２２と、カウン
タ２２の出力をＤ・／Ａ変換するＤ／Ａ変換回路２３と
により構成されている。
カウンタ２２とＤ／Ａ変換回路２３におけるビット数は
、Ａ／Ｄ変換回路３におけるビット数よりも大きい値に
設定される。
、Ａ／Ｄ変換回路３におけるビット数よりも大きい値に
設定される。
キャリブレーション時、カウンタ２２はクロックを所定
値（例えばユニボーラＡ／Ｄの場合Ｏ）からカウントア
ップし、そのカウント値に対応するｎビットのディジタ
ルデータを出力する。このディジタルデータはメモリ２
工とＤ／Ａ変換回路２３に入力される。
値（例えばユニボーラＡ／Ｄの場合Ｏ）からカウントア
ップし、そのカウント値に対応するｎビットのディジタ
ルデータを出力する。このディジタルデータはメモリ２
工とＤ／Ａ変換回路２３に入力される。
Ｄ／Ａ変換回路２３はこのディジタルデータをＤ／Ａ変
換し、ディジタルデータの値に対応したレベルのアナロ
グ基準信号を発生する。このアナログ基準信号は、アナ
ログ信号源ｌからの信号に代えてサンプルホールド回路
２に入力される。
換し、ディジタルデータの値に対応したレベルのアナロ
グ基準信号を発生する。このアナログ基準信号は、アナ
ログ信号源ｌからの信号に代えてサンプルホールド回路
２に入力される。
サンプルホールド回路２は入力されたアナログ基準信号
をサンプルホールドし、そのサンプルホールド値をＡ／
Ｄ変換回路３に供給する。Ａ／Ｄ変換回路３はこのサン
プルホールド値をＡ／Ｄ変換してメモリ２工に供給する
。
をサンプルホールドし、そのサンプルホールド値をＡ／
Ｄ変換回路３に供給する。Ａ／Ｄ変換回路３はこのサン
プルホールド値をＡ／Ｄ変換してメモリ２工に供給する
。
メモリ２工は、カウンタ２２より入力されるディジタル
データを、Ａ／Ｄ変換回路３より入力される値に対応す
るアドレスに記憶する。但し、所定のアドレスにおいて
、そのキャリブレーション動作時に、既にディジタルデ
ータが書き込まれているときは、既に書き込まれている
値がそのまま保持される。
データを、Ａ／Ｄ変換回路３より入力される値に対応す
るアドレスに記憶する。但し、所定のアドレスにおいて
、そのキャリブレーション動作時に、既にディジタルデ
ータが書き込まれているときは、既に書き込まれている
値がそのまま保持される。
以上の動作を具体的数値を用いて説明すると第王表に示
すようになる。
すようになる。
すなわち、例えばカウンタ２２のカウント値（４ビット
）が（ｏｏｏｏ）であるとき．Ａ／Ｄ変換回路３の出力
（２ビット）が（００）であるとすると，メモリ２ｌの
アドレス（００）に、ディジタルデータ（００００）が
記憶される。カウント値が（００１１）になったとき．
Ａ／Ｄ変換値が（Ｏｌ）になったとすれば、アドレス（
０１）にディジタルデータ（００１１）が記憶される。
）が（ｏｏｏｏ）であるとき．Ａ／Ｄ変換回路３の出力
（２ビット）が（００）であるとすると，メモリ２ｌの
アドレス（００）に、ディジタルデータ（００００）が
記憶される。カウント値が（００１１）になったとき．
Ａ／Ｄ変換値が（Ｏｌ）になったとすれば、アドレス（
０１）にディジタルデータ（００１１）が記憶される。
カウント値が（ｏｉｏｏ）になったとき、Ａ／Ｄ変換値
が（０１）であれば、アドレス（０１）には既にディジ
タルデータ（００１１）が書き込まれているので、その
アドレスのデータはそのまま（００１１）とされる。
が（０１）であれば、アドレス（０１）には既にディジ
タルデータ（００１１）が書き込まれているので、その
アドレスのデータはそのまま（００１１）とされる。
第１表
このようにして、カウンタ２２が最大のカウント値をカ
ウン１−するまでキャリブレーション動作が実行される
。
ウン１−するまでキャリブレーション動作が実行される
。
このようなキャリブレーション動作が完了した後，第３
図に示すような構或により、通常のＡ／Ｄ変換動作が実
行される。
図に示すような構或により、通常のＡ／Ｄ変換動作が実
行される。
すなわち、アナログ信号源１より入力されたアナログ信
号はサンプルホールド回路２においてサンプルホールド
され，このサンプルホールド値がＡ／Ｄ変換回路３によ
りＡ／Ｄ変換される。Ａ／Ｄ変換回路３よりＡ／Ｄ変換
値が入力されたとき、メモリ２１はそのＡ／Ｄ変換値を
そのまま出力するのではな＜．Ａ／Ｄ変換値に対応する
アドレスに記憶されているディジタルデータを読み出し
、出力する。
号はサンプルホールド回路２においてサンプルホールド
され，このサンプルホールド値がＡ／Ｄ変換回路３によ
りＡ／Ｄ変換される。Ａ／Ｄ変換回路３よりＡ／Ｄ変換
値が入力されたとき、メモリ２１はそのＡ／Ｄ変換値を
そのまま出力するのではな＜．Ａ／Ｄ変換値に対応する
アドレスに記憶されているディジタルデータを読み出し
、出力する。
上述したように、メモリ２１に記憶されているディジタ
ルデータは，サンプルホールド回路２に入力されたアナ
ログ信号のレベルに正確に対応している。従って、Ａ／
Ｄ変換誤差は極めて小さくなる。
ルデータは，サンプルホールド回路２に入力されたアナ
ログ信号のレベルに正確に対応している。従って、Ａ／
Ｄ変換誤差は極めて小さくなる。
以上のように本発明のＡ／Ｄ変換装置によれば、アナロ
グ基準信号のレベルに対応するディジタルデータをデー
タ補正回路にテーブルとして記憶させ，この記憶値を読
み出してＡ／Ｄ変換出力とするようにしたので、量子化
ステップ数を大きくした場合においても．Ａ／Ｄ変換誤
差をサンプルホールド回路を含めて補正することができ
る．データ補正回路をＥＥ−ＦＲＯＭ．ＲＡＭ等により
構戊することができるため、複雑なアナログプロセスが
不用となり、ＬＳＩ化が容易となる。
グ基準信号のレベルに対応するディジタルデータをデー
タ補正回路にテーブルとして記憶させ，この記憶値を読
み出してＡ／Ｄ変換出力とするようにしたので、量子化
ステップ数を大きくした場合においても．Ａ／Ｄ変換誤
差をサンプルホールド回路を含めて補正することができ
る．データ補正回路をＥＥ−ＦＲＯＭ．ＲＡＭ等により
構戊することができるため、複雑なアナログプロセスが
不用となり、ＬＳＩ化が容易となる。
また．Ａ／Ｄ変換回路におけるビット数以上の有効桁数
を有するディジタルデータを得ることができる。
を有するディジタルデータを得ることができる。
さらに．サンプルホールド回路とデータ補正のテーブル
を、複数設けた場合、１つのＡ／Ｄ変換回路を用いて複
数の信号のＡ／Ｄ変換を、位相差及びサンプルホールド
回路による影響を受けることなく実行することができる
。
を、複数設けた場合、１つのＡ／Ｄ変換回路を用いて複
数の信号のＡ／Ｄ変換を、位相差及びサンプルホールド
回路による影響を受けることなく実行することができる
。
第１図は本発明のＡ／Ｄ変換装置の一実施例の構成を示
すブロック図、第２図は第１図の実施例のキャリブレー
ション時における等価ブロック図、第３図は第１図の実
施例のＡ／Ｄ変換時における等価ブロック図、第４図は
従来のＡ／Ｄ変換装置の一例の構或を示すブロック図で
ある。 １・・・アナログ信号源、２・・・サンプルホールド回
路、３・・・Ａ／Ｄ変換回路、４・・・データ補正制御
回路，５．１２・・・基準信号発生回路、工１・・・デ
ータ補正回路，２１・・・メモリ、２２・・・カウンタ
、２３・・・Ｄ／Ａ変換回路。
すブロック図、第２図は第１図の実施例のキャリブレー
ション時における等価ブロック図、第３図は第１図の実
施例のＡ／Ｄ変換時における等価ブロック図、第４図は
従来のＡ／Ｄ変換装置の一例の構或を示すブロック図で
ある。 １・・・アナログ信号源、２・・・サンプルホールド回
路、３・・・Ａ／Ｄ変換回路、４・・・データ補正制御
回路，５．１２・・・基準信号発生回路、工１・・・デ
ータ補正回路，２１・・・メモリ、２２・・・カウンタ
、２３・・・Ｄ／Ａ変換回路。
Claims (1)
- 【特許請求の範囲】 入力信号をサンプルホールドするサンプルホールド回路
と、 前記サンプルホールド回路によりサンプルホールドされ
た値をＡ／Ｄ変換するＡ／Ｄ変換回路と、前記Ａ／Ｄ変
換回路より出力されたデータに対応したディジタルデー
タを出力するデータ補正回路と、 キャリブレーション動作時、前記サンプルホールド回路
にアナログ基準信号を供給して、サンプルホールドさせ
、かつ、そのサンプルホールド値を前記Ａ／Ｄ変換回路
によりＡ／Ｄ変換させて、前記データ補正回路に供給さ
せるとともに、前記データ補正回路に、前記アナログ基
準信号のレベルに対応したディジタルデータを供給し、
前記Ａ／Ｄ変換回路の出力に対応して前記ディジタルデ
ータを記憶させる基準信号発生回路とを備えるＡ／Ｄ変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24273089A JPH03104417A (ja) | 1989-09-19 | 1989-09-19 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24273089A JPH03104417A (ja) | 1989-09-19 | 1989-09-19 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104417A true JPH03104417A (ja) | 1991-05-01 |
Family
ID=17093396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24273089A Pending JPH03104417A (ja) | 1989-09-19 | 1989-09-19 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102484478A (zh) * | 2009-08-14 | 2012-05-30 | 熵敏通讯股份有限公司 | 用于加速模数转换器的方法和*** |
-
1989
- 1989-09-19 JP JP24273089A patent/JPH03104417A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102484478A (zh) * | 2009-08-14 | 2012-05-30 | 熵敏通讯股份有限公司 | 用于加速模数转换器的方法和*** |
| JP2013502158A (ja) * | 2009-08-14 | 2013-01-17 | エントロピック・コミュニケーションズ・インコーポレイテッド | 加速されたアナログ／デジタル変換のための方法およびシステム |
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