JPH03104417A - A/d変換装置 - Google Patents
A/d変換装置Info
- Publication number
- JPH03104417A JPH03104417A JP24273089A JP24273089A JPH03104417A JP H03104417 A JPH03104417 A JP H03104417A JP 24273089 A JP24273089 A JP 24273089A JP 24273089 A JP24273089 A JP 24273089A JP H03104417 A JPH03104417 A JP H03104417A
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- circuit
- conversion
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 60
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000013139 quantization Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は音響機器、映像機器,計測装置等において、ア
ナログ入力信号をディジタル信号に高精度で変換して出
力するA/D変換装置に関する。
ナログ入力信号をディジタル信号に高精度で変換して出
力するA/D変換装置に関する。
第4図は従来のA/D変換装置の一例の構或を示すブロ
ック図である。
ック図である。
同図において、1はA/D変換するアナログ信号を発生
するアナログ信号源、2はアナログ信号源1より出力さ
れるアナログ信号をサンプルホールドするサンプルホー
ルド(S/H)回路である。
するアナログ信号源、2はアナログ信号源1より出力さ
れるアナログ信号をサンプルホールドするサンプルホー
ルド(S/H)回路である。
3はA/D変換回路であり、サンプルホールド回路2よ
り入力されるサンプルホールド値を、基準信号発生回路
5が出力する基準信号と比較し、そのレベルに対応する
ディジタルデータを出力する。
り入力されるサンプルホールド値を、基準信号発生回路
5が出力する基準信号と比較し、そのレベルに対応する
ディジタルデータを出力する。
4はデータ補正制御回路であり、入力データに対応して
基準信号発生回路5を制御する。
基準信号発生回路5を制御する。
アナログ信号源lより発生されたアナログ信号はサンプ
ルホールド回路2に入力され、サンプルホールドされる
。このサンプルホールドされたレベルはA/D変換回路
3に入力され、基準信号発生回路5が出力する基準信号
と比較される。A/D変換回路3はサンプルホールドし
たレベルに対応したディジタルデータを出力する. A/D変換回路3においては、それを構成する部品の精
度によりA/D変換誤差が発生する。
ルホールド回路2に入力され、サンプルホールドされる
。このサンプルホールドされたレベルはA/D変換回路
3に入力され、基準信号発生回路5が出力する基準信号
と比較される。A/D変換回路3はサンプルホールドし
たレベルに対応したディジタルデータを出力する. A/D変換回路3においては、それを構成する部品の精
度によりA/D変換誤差が発生する。
そこで、基準信号発生回路5が出力する基準信号が,デ
ータ補正制御回路4により,入力信号のレベルに対応し
て補正、制御される。
ータ補正制御回路4により,入力信号のレベルに対応し
て補正、制御される。
あるいはまた、A/D変換回路3を構或するコンデンサ
の値が微調整される。
の値が微調整される。
これにより、A/D変換誤差の発生が抑制される。
しかしながら、A/D変換回路3における量子化ステッ
プ数(ビット数)を大きくすると、A/D変換に要する
時間が長くなり、サンプルホールド回路2におけるホー
ルド誤差が無視できなくなり、結果的に.A/D変換誤
差が大きくなる。
プ数(ビット数)を大きくすると、A/D変換に要する
時間が長くなり、サンプルホールド回路2におけるホー
ルド誤差が無視できなくなり、結果的に.A/D変換誤
差が大きくなる。
量子化ステップ数を満足できる程度に大きくし、かつ、
サンプルホールド回路2による誤差を補正しようとする
と、データ補正制御回路4に高精度が要求されるが,そ
の精度も18ビット程度が限界となる。
サンプルホールド回路2による誤差を補正しようとする
と、データ補正制御回路4に高精度が要求されるが,そ
の精度も18ビット程度が限界となる。
本発明はこのような状況に鑑みてなされたもので.m子
化ステップ数を大きくしてもA/D変換誤差を小さく抑
制できるA/D変換装置を提供するものである。
化ステップ数を大きくしてもA/D変換誤差を小さく抑
制できるA/D変換装置を提供するものである。
本発明のA/D変換装置は、入力信号をサンプルホール
ドするサンプルホールド回路と、サンプルホールド回路
によりサンプルホールドされた値をA/D変換するA/
D変換回路と、A/D変換回路より出力されたデータに
対応したディジタルデータを出力するデータ補正回路と
、キャリブレーション動作時、サンプルホールド回路に
アナログ基準信号を供給して、サンプルホールドさせ、
かつ、そのザンプルホールド値をA/D変換回路により
A/D変換させて,データ補正回路に供給させるととも
に、データ補正回路に、アナログ基準信号のレベルに対
応したディジタルデータを供給し.A/D変換回路の出
方に対応してディジタルデータを記憶させる基準信号発
生回路とを備える。
ドするサンプルホールド回路と、サンプルホールド回路
によりサンプルホールドされた値をA/D変換するA/
D変換回路と、A/D変換回路より出力されたデータに
対応したディジタルデータを出力するデータ補正回路と
、キャリブレーション動作時、サンプルホールド回路に
アナログ基準信号を供給して、サンプルホールドさせ、
かつ、そのザンプルホールド値をA/D変換回路により
A/D変換させて,データ補正回路に供給させるととも
に、データ補正回路に、アナログ基準信号のレベルに対
応したディジタルデータを供給し.A/D変換回路の出
方に対応してディジタルデータを記憶させる基準信号発
生回路とを備える。
上記構或のA/D変換装置においては、キャリブレーシ
ョン時,アナログ基準信号がサンプルボールド回路によ
りサンプルホールドされ、さらにA/D変換される。こ
のA/D変換値は、アナログ基準信号のレベルに対応す
るディジタルデータに対応してメモリ等よりなるデータ
補正回路に記憶される。
ョン時,アナログ基準信号がサンプルボールド回路によ
りサンプルホールドされ、さらにA/D変換される。こ
のA/D変換値は、アナログ基準信号のレベルに対応す
るディジタルデータに対応してメモリ等よりなるデータ
補正回路に記憶される。
A/D変換動作時,入力信号はサンプルホールドされ、
さらにA/D変換される。このA/D変換された値に対
応してデータ補正回路に記憶されているディジタルデー
タが.A/D変換出力値として出力される。
さらにA/D変換される。このA/D変換された値に対
応してデータ補正回路に記憶されているディジタルデー
タが.A/D変換出力値として出力される。
従って,j1子化ステップ数を多くしても.A/D変換
誤差を小さい値に抑制することができる。
誤差を小さい値に抑制することができる。
第l図は本発明のA/D変換装置の一実施例の構或を示
すブロック図であり、第4図における場合と対応する部
分には同一の符号を付してある。
すブロック図であり、第4図における場合と対応する部
分には同一の符号を付してある。
第1図において、1lはデータ補正回路であり、A/D
変換回路3より出力されたデータを補正して出力する。
変換回路3より出力されたデータを補正して出力する。
12は基準信号発生回路であり、キャリブレーション時
、サンプルホールド回路2にアナログ基準信号を出力す
るとともに、そのアナログ基準信号のレベルに対応する
ディジタルデータをデータ補正回路11に供給する。
、サンプルホールド回路2にアナログ基準信号を出力す
るとともに、そのアナログ基準信号のレベルに対応する
ディジタルデータをデータ補正回路11に供給する。
その他、アナログ信号源1の出力をサンプルホールド回
路2がサンプルホールドし、そのサンプルホールド値を
A/D変換回路3がA/D変換する構或は,第4図にお
ける場合と同様である。
路2がサンプルホールドし、そのサンプルホールド値を
A/D変換回路3がA/D変換する構或は,第4図にお
ける場合と同様である。
このA/D変換装置のキャリブレーション時とA/D変
換時における等価回路は、第2図又は第3図に各々示す
ようになる。
換時における等価回路は、第2図又は第3図に各々示す
ようになる。
第2図に示すように、データ補正回路11はEE−FR
OM.RAM等(7) メモIJ 2 1 ニより構威
され、基準信号発生回路l2は、図示せぬ回路より供給
されるクロックをカウントするカウンタ22と、カウン
タ22の出力をD・/A変換するD/A変換回路23と
により構成されている。
OM.RAM等(7) メモIJ 2 1 ニより構威
され、基準信号発生回路l2は、図示せぬ回路より供給
されるクロックをカウントするカウンタ22と、カウン
タ22の出力をD・/A変換するD/A変換回路23と
により構成されている。
カウンタ22とD/A変換回路23におけるビット数は
、A/D変換回路3におけるビット数よりも大きい値に
設定される。
、A/D変換回路3におけるビット数よりも大きい値に
設定される。
キャリブレーション時、カウンタ22はクロックを所定
値(例えばユニボーラA/Dの場合O)からカウントア
ップし、そのカウント値に対応するnビットのディジタ
ルデータを出力する。このディジタルデータはメモリ2
工とD/A変換回路23に入力される。
値(例えばユニボーラA/Dの場合O)からカウントア
ップし、そのカウント値に対応するnビットのディジタ
ルデータを出力する。このディジタルデータはメモリ2
工とD/A変換回路23に入力される。
D/A変換回路23はこのディジタルデータをD/A変
換し、ディジタルデータの値に対応したレベルのアナロ
グ基準信号を発生する。このアナログ基準信号は、アナ
ログ信号源lからの信号に代えてサンプルホールド回路
2に入力される。
換し、ディジタルデータの値に対応したレベルのアナロ
グ基準信号を発生する。このアナログ基準信号は、アナ
ログ信号源lからの信号に代えてサンプルホールド回路
2に入力される。
サンプルホールド回路2は入力されたアナログ基準信号
をサンプルホールドし、そのサンプルホールド値をA/
D変換回路3に供給する。A/D変換回路3はこのサン
プルホールド値をA/D変換してメモリ2工に供給する
。
をサンプルホールドし、そのサンプルホールド値をA/
D変換回路3に供給する。A/D変換回路3はこのサン
プルホールド値をA/D変換してメモリ2工に供給する
。
メモリ2工は、カウンタ22より入力されるディジタル
データを、A/D変換回路3より入力される値に対応す
るアドレスに記憶する。但し、所定のアドレスにおいて
、そのキャリブレーション動作時に、既にディジタルデ
ータが書き込まれているときは、既に書き込まれている
値がそのまま保持される。
データを、A/D変換回路3より入力される値に対応す
るアドレスに記憶する。但し、所定のアドレスにおいて
、そのキャリブレーション動作時に、既にディジタルデ
ータが書き込まれているときは、既に書き込まれている
値がそのまま保持される。
以上の動作を具体的数値を用いて説明すると第王表に示
すようになる。
すようになる。
すなわち、例えばカウンタ22のカウント値(4ビット
)が(oooo)であるとき.A/D変換回路3の出力
(2ビット)が(00)であるとすると,メモリ2lの
アドレス(00)に、ディジタルデータ(0000)が
記憶される。カウント値が(0011)になったとき.
A/D変換値が(Ol)になったとすれば、アドレス(
01)にディジタルデータ(0011)が記憶される。
)が(oooo)であるとき.A/D変換回路3の出力
(2ビット)が(00)であるとすると,メモリ2lの
アドレス(00)に、ディジタルデータ(0000)が
記憶される。カウント値が(0011)になったとき.
A/D変換値が(Ol)になったとすれば、アドレス(
01)にディジタルデータ(0011)が記憶される。
カウント値が(oioo)になったとき、A/D変換値
が(01)であれば、アドレス(01)には既にディジ
タルデータ(0011)が書き込まれているので、その
アドレスのデータはそのまま(0011)とされる。
が(01)であれば、アドレス(01)には既にディジ
タルデータ(0011)が書き込まれているので、その
アドレスのデータはそのまま(0011)とされる。
第1表
このようにして、カウンタ22が最大のカウント値をカ
ウン1−するまでキャリブレーション動作が実行される
。
ウン1−するまでキャリブレーション動作が実行される
。
このようなキャリブレーション動作が完了した後,第3
図に示すような構或により、通常のA/D変換動作が実
行される。
図に示すような構或により、通常のA/D変換動作が実
行される。
すなわち、アナログ信号源1より入力されたアナログ信
号はサンプルホールド回路2においてサンプルホールド
され,このサンプルホールド値がA/D変換回路3によ
りA/D変換される。A/D変換回路3よりA/D変換
値が入力されたとき、メモリ21はそのA/D変換値を
そのまま出力するのではな<.A/D変換値に対応する
アドレスに記憶されているディジタルデータを読み出し
、出力する。
号はサンプルホールド回路2においてサンプルホールド
され,このサンプルホールド値がA/D変換回路3によ
りA/D変換される。A/D変換回路3よりA/D変換
値が入力されたとき、メモリ21はそのA/D変換値を
そのまま出力するのではな<.A/D変換値に対応する
アドレスに記憶されているディジタルデータを読み出し
、出力する。
上述したように、メモリ21に記憶されているディジタ
ルデータは,サンプルホールド回路2に入力されたアナ
ログ信号のレベルに正確に対応している。従って、A/
D変換誤差は極めて小さくなる。
ルデータは,サンプルホールド回路2に入力されたアナ
ログ信号のレベルに正確に対応している。従って、A/
D変換誤差は極めて小さくなる。
以上のように本発明のA/D変換装置によれば、アナロ
グ基準信号のレベルに対応するディジタルデータをデー
タ補正回路にテーブルとして記憶させ,この記憶値を読
み出してA/D変換出力とするようにしたので、量子化
ステップ数を大きくした場合においても.A/D変換誤
差をサンプルホールド回路を含めて補正することができ
る.データ補正回路をEE−FROM.RAM等により
構戊することができるため、複雑なアナログプロセスが
不用となり、LSI化が容易となる。
グ基準信号のレベルに対応するディジタルデータをデー
タ補正回路にテーブルとして記憶させ,この記憶値を読
み出してA/D変換出力とするようにしたので、量子化
ステップ数を大きくした場合においても.A/D変換誤
差をサンプルホールド回路を含めて補正することができ
る.データ補正回路をEE−FROM.RAM等により
構戊することができるため、複雑なアナログプロセスが
不用となり、LSI化が容易となる。
また.A/D変換回路におけるビット数以上の有効桁数
を有するディジタルデータを得ることができる。
を有するディジタルデータを得ることができる。
さらに.サンプルホールド回路とデータ補正のテーブル
を、複数設けた場合、1つのA/D変換回路を用いて複
数の信号のA/D変換を、位相差及びサンプルホールド
回路による影響を受けることなく実行することができる
。
を、複数設けた場合、1つのA/D変換回路を用いて複
数の信号のA/D変換を、位相差及びサンプルホールド
回路による影響を受けることなく実行することができる
。
第1図は本発明のA/D変換装置の一実施例の構成を示
すブロック図、第2図は第1図の実施例のキャリブレー
ション時における等価ブロック図、第3図は第1図の実
施例のA/D変換時における等価ブロック図、第4図は
従来のA/D変換装置の一例の構或を示すブロック図で
ある。 1・・・アナログ信号源、2・・・サンプルホールド回
路、3・・・A/D変換回路、4・・・データ補正制御
回路,5.12・・・基準信号発生回路、工1・・・デ
ータ補正回路,21・・・メモリ、22・・・カウンタ
、23・・・D/A変換回路。
すブロック図、第2図は第1図の実施例のキャリブレー
ション時における等価ブロック図、第3図は第1図の実
施例のA/D変換時における等価ブロック図、第4図は
従来のA/D変換装置の一例の構或を示すブロック図で
ある。 1・・・アナログ信号源、2・・・サンプルホールド回
路、3・・・A/D変換回路、4・・・データ補正制御
回路,5.12・・・基準信号発生回路、工1・・・デ
ータ補正回路,21・・・メモリ、22・・・カウンタ
、23・・・D/A変換回路。
Claims (1)
- 【特許請求の範囲】 入力信号をサンプルホールドするサンプルホールド回路
と、 前記サンプルホールド回路によりサンプルホールドされ
た値をA/D変換するA/D変換回路と、前記A/D変
換回路より出力されたデータに対応したディジタルデー
タを出力するデータ補正回路と、 キャリブレーション動作時、前記サンプルホールド回路
にアナログ基準信号を供給して、サンプルホールドさせ
、かつ、そのサンプルホールド値を前記A/D変換回路
によりA/D変換させて、前記データ補正回路に供給さ
せるとともに、前記データ補正回路に、前記アナログ基
準信号のレベルに対応したディジタルデータを供給し、
前記A/D変換回路の出力に対応して前記ディジタルデ
ータを記憶させる基準信号発生回路とを備えるA/D変
換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24273089A JPH03104417A (ja) | 1989-09-19 | 1989-09-19 | A/d変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24273089A JPH03104417A (ja) | 1989-09-19 | 1989-09-19 | A/d変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03104417A true JPH03104417A (ja) | 1991-05-01 |
Family
ID=17093396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24273089A Pending JPH03104417A (ja) | 1989-09-19 | 1989-09-19 | A/d変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03104417A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102484478A (zh) * | 2009-08-14 | 2012-05-30 | 熵敏通讯股份有限公司 | 用于加速模数转换器的方法和*** |
-
1989
- 1989-09-19 JP JP24273089A patent/JPH03104417A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102484478A (zh) * | 2009-08-14 | 2012-05-30 | 熵敏通讯股份有限公司 | 用于加速模数转换器的方法和*** |
JP2013502158A (ja) * | 2009-08-14 | 2013-01-17 | エントロピック・コミュニケーションズ・インコーポレイテッド | 加速されたアナログ/デジタル変換のための方法およびシステム |
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