JPH02249311A - High speed ad converter - Google Patents
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、２ス早ツブ型Ａ Ｉ）変換器の、トラック・
ホールド回路及びデジタルアナログ変換部の高速化・高
精度化に関するものである。[Detailed Description of the Invention] <Industrial Field of Application> The present invention is directed to the track and
This invention relates to increasing the speed and accuracy of hold circuits and digital-to-analog converters.
〈従来の技術〉
２ステップ型Ａ、 Ｄ変換器は、まずアナログ信号入力
を大まかにアナログ／デジタル変換（以下ＩＡＤＡＤ変
換略称する）するプリＡ、 Ｄと、ブリノ＼ｌ）のロー
、ドに対応する正確なアナログ値を出力するディジタル
／アナログ変換（以下ｒＤＡ変換」と略称する）と、こ
のＤＡ変換後のアナログ値と前記アナログ信号入力との
差を更に細かくＡＤ変換するメインＡＤとから成る変換
ステップにより高分解能を得るようにしたものである。<Prior art> A two-step type A, D converter first roughly converts an analog signal input into analog/digital (hereinafter referred to as IADAD conversion). A conversion consisting of a digital/analog conversion (hereinafter abbreviated as "rDA conversion") that outputs an accurate analog value, and a main AD that further finely converts the difference between the analog value after this DA conversion and the analog signal input. High resolution is obtained by steps.
以下、従来の技術を図面を用いて説明する。The conventional technology will be explained below with reference to the drawings.
第６図は２ステツプ型ＡＤ変換器を示す構成ブロック図
である。FIG. 6 is a block diagram showing a two-step AD converter.
第７図は第６図のトラックホールド部の詳細を示す構成
ブロック図である。FIG. 7 is a block diagram showing details of the track hold section shown in FIG. 6.
第８図は請求項１の説明に供する図であり、特に、第６
図の応用例で従来のパイプライン動作する２ステツプ型
ＡＤ変換器を示す構成ブロック図である。FIG. 8 is a diagram for explaining claim 1, and in particular, FIG.
FIG. 2 is a configuration block diagram showing a conventional two-step AD converter that operates in a pipeline in the illustrated application example.
第９図は第６図のＤＡ変換部の詳細を示す構成図である
。FIG. 9 is a block diagram showing details of the DA converter shown in FIG. 6.
第６図においては、入力との差をとる方法として、特に
高速化のために電流出力型ＤＡ変換を用いて抵抗により
減算を行う回路構造を示す。即ち、アナログ信号入力は
、１・・ラックホールド部（以下”ｒ ／ Ｔ（、と略
称する）７でサンプルされ、バ・・ｌファアンブ８を介
して、ブリＡＤである第１０ＡＤ変換部２でデジタル信
号に変換され、その後に、再びＤＡ変換部（電流出力型
）３でこの第１のＡＤ変換部２のコードに対応する正確
なアナログ値（アナログ電流信号）に変換され出力され
る。Ｔ／）］７の出力とＤＡ変換部３の出力は、抵抗Ｒ
４〜Ｒ３及び残差増幅器４からなる減算手段によりその
差か演算される。この差は、第２のＡＤ変換部５でデジ
タル信号に変換される。第１，２のＡＤ変換部２，５の
デジタル信号出力は、補正部６に導かれて合成され、ア
ナログ信号入力に対応するデジタル信号出力となる。FIG. 6 shows a circuit structure in which current output type DA conversion is used to perform subtraction using a resistor, particularly for speeding up, as a method of calculating the difference from the input. That is, the analog signal input is sampled by a rack hold section (hereinafter abbreviated as "r/T") 7, and then sent to a tenth AD converter section 2, which is a pre-AD, via a rack hold section (hereinafter referred to as "r/T") 7. It is converted into a digital signal, and then converted again into an accurate analog value (analog current signal) corresponding to the code of the first AD converter 2 in the DA converter (current output type) 3 and output. /)]7 and the output of the DA converter 3 are connected to the resistor R.
4 to R3 and a residual amplifier 4, the difference is calculated. This difference is converted into a digital signal by the second AD converter 5. The digital signal outputs of the first and second AD conversion sections 2 and 5 are guided to the correction section 6 and combined, resulting in a digital signal output corresponding to the analog signal input.
ここで、ｌ・ラックホールド回路７は、Ａ、 Ｄ変換サ
イクル中アナログ値を一定に保つもので、高速の”１’
／ Ｈは一般に第７図のような構成をとる４第７図に
おいて、アナログ信号人力は、バッファアンプ７１を介
してブリッジ形ダイオードスイッチ７２に加わる。この
時、クロックＫにより電流源７３、７４がオンになると
、ダイオードスイッチ７２はオンとなり、キャパシタＣ
がアナログ信号入力の電圧に追従（トラッキング）する
、電流源７３．７４がオフになると、ダイオードスイッ
チ７２はオフとなり、キャパシタＣに入力アナログ電圧
がホールドされる。その値はバッファアンプ７５を介し
て出力される。Here, the l/rack hold circuit 7 keeps the analog value constant during the A/D conversion cycle, and is used to hold the analog value constant during the A/D conversion cycle.
/H generally has a configuration as shown in FIG. 7. In FIG. 7, analog signal input is applied to a bridge type diode switch 72 via a buffer amplifier 71. At this time, when the current sources 73 and 74 are turned on by the clock K, the diode switch 72 is turned on and the capacitor C
When the current sources 73 and 74 that track the voltage of the analog signal input are turned off, the diode switch 72 is turned off and the input analog voltage is held in the capacitor C. The value is output via buffer amplifier 75.
ところで、この様な’Ｆ／Ｈ７から成る第６図の２ステ
ツプ型ＡＤ変換器の構成は、高速に大まかなＡ、 Ｄ変
換を行い直ぐさまその結果に対応するアナログ値を出力
するＡＤＡの部分を有するので、この部分での遅延時間
がそのままＡ、 Ｄ変換時間のロスとなるという問題を
抱える。By the way, the configuration of the two-step AD converter shown in Fig. 6, which consists of F/H7, consists of an ADA section that performs rough A/D conversion at high speed and immediately outputs an analog value corresponding to the result. Therefore, there is a problem in that the delay time in this part directly becomes a loss in A and D conversion time.
そこで、この問題を解決するために−２ステツプＡＤ変
換器全体の変換時間か長くても変換し１・を向上できる
手法として、
■： Ｔ／Ｈ７と残差増幅器の間にデイレイライン（遅
延線）を挿入したり、
■：第８図に示すように、２つのＴ、／Ｈ７ａ、 ７ｂ
を用いる、いわゆるパイプライン処理を行うように構成
するものがある。即ち、この第８図の構成においては、
アナログ信号入力が後段のＴ 、／’ Ｈ７ｂに保持さ
れた後において、前段の’Ｔ゛／ Ｈ７ａは次のアナロ
グ信号入力をサンプル・ホールドすることができる。こ
の結果として、先行したアナログ信４３入力に対応する
変換が完了する前に次のアナログ信号入力の処理に取掛
かることができる。Therefore, in order to solve this problem, a method that can improve 1. even if the conversion time of the whole -2 step AD converter is long is as follows. ■: A delay line (delay line) is installed between the T/H7 and the residual amplifier. ), or ■: As shown in Figure 8, insert two T, /H7a, 7b
Some devices are configured to perform so-called pipeline processing using . That is, in the configuration shown in FIG.
After the analog signal input is held in the T,/'H7b in the subsequent stage, the 'T'/H7a in the previous stage can sample and hold the next analog signal input. As a result, processing of the next analog signal input can be started before the conversion corresponding to the preceding analog signal 43 input is completed.
又、ＤＡ変換部３としては第９図のように、アナログ信
号に変換すべきディジタル信号に応じてその出力電流を
流す複数のカレントスイッチ（ＫＳ Ｍ／＋ 、 ｌ（
Ｓ Ｗ２ 、・・・）と、これに接続する複数のトラン
ジスタ（Ｑ、ｏ 、Ｑ２゜、・・・）等を具備した構成
から成る定電流源（Ｔ＋ 、 ’Ｉ’２ 、・・・）の
構成が一般的である。Further, as shown in FIG. 9, the DA converter 3 includes a plurality of current switches (KS M/+, l(
A constant current source (T+, 'I'2,...) consisting of a S W2 ,...) and a plurality of transistors (Q, o, Q2゜,...) connected to it. This configuration is common.
即ち、第９図においては、一対のトランジスタＱ＋＋
とＱ１０とがそのエミッタか接続して配置されたカレン
トスイッチＫ Ｓ Ｗ ＋ と、トランジスタＱ＋＋
とＱ１０のエミッタの共通接続部にコレクタが接続され
エミッタが抵抗Ｒ，Ｏに接続されたトランジスタＱ＋ｏ
を有する定電流源Ｔ、とにより第１のラインが構成され
、この時に、Ｉ・ランジスタＱ＋＋のベースにはスレッ
ショルド電圧ｖＴＨがＩＥＩＪ加されコレクタにはアナ
ログ出力端子Ａｒ１１ｔが接続し、トランジスタＱ＋２
のコレクタはコモンに接続されベースは端子ＤＯに接続
して第１のＡＤ変換部２からのデジタル信号入力の１ビ
ツト目Ｄｉｒｔ（＝Ｄｏ）が印加され、ｌ−ランジスタ
Ｑ１゜のベースに、プリアンプＵＯがベースに接続され
るＩ・ランジスタＱＯ０を有する基準電圧発生回路ＶＳ
Ｖが接続される回路構成と成っている。そしてこれ等が
入力ビット数（Ｄｏ 、 Ｉ）＋ 、・・・）に応じて
複数並列配置される。この様な構成において、ディジタ
ル信号入力のレベルは、例えば、その低レベルがスレッ
ショルド電圧ＶＴＩ＋より＝（分低く、高レベルが十分
高くなるようになっている。That is, in FIG. 9, a pair of transistors Q++
and Q10 are arranged with their emitters connected to each other, and the current switch K S W + and the transistor Q++
and a transistor Q+o whose collector is connected to the common connection of the emitters of Q10 and whose emitters are connected to the resistors R and O.
A constant current source T having
The collector of is connected to the common, the base is connected to the terminal DO, and the first bit Dirt (=Do) of the digital signal input from the first AD converter 2 is applied, and the preamplifier is connected to the base of the l-transistor Q1°. Reference voltage generation circuit VS having an I transistor QO0 to which UO is connected to the base
The circuit configuration is such that V is connected. A plurality of these are arranged in parallel according to the number of input bits (Do, I)+, . . . ). In such a configuration, the level of the digital signal input is such that, for example, the low level is lower than the threshold voltage VTI+ by (=), and the high level is sufficiently high.
そして、この採な場合に、カレントスイッチは、接続さ
れている定電流源の出方電流を、入力されるディジタル
信号が高レベルの時にコモンに流出し、低レベルの時に
出力端子Ａ ｆｆｕｔに出力する。従って、入力される
ディジタル信号が負論理であると、出力端子Ａ阻に流れ
る電流値は変換されるべきディジタル信号に比例するこ
ととなる９、＝の様にしてディジタル信号がアナログ信
号に変換さｈる。尚、ＤＡ変換部３の出力側には、破線
で示すような出力容１１ Ｃｏｕｔができ、ＤＡ変換部
３における変換速度は、この出力容量Ｃａｎと抵抗（減
算抵抗）ＲＩにより制限されるのでこの出方容量は出来
るたけ少ない方が良いことはいうまでもない。In this case, the current switch outputs the output current of the connected constant current source to the common when the input digital signal is high level, and outputs it to the output terminal Affut when the input digital signal is low level. do. Therefore, if the input digital signal is negative logic, the current value flowing through the output terminal A will be proportional to the digital signal to be converted. hru. Note that an output capacitor 11 Cout as shown by a broken line is formed on the output side of the DA converter 3, and the conversion speed in the DA converter 3 is limited by this output capacitor Can and the resistance (subtraction resistance) RI. It goes without saying that it is better to have as little output capacity as possible.
〈発明が解決しようとする課題〉
この櫟な従来の構成において、以下のような問題点を有
する。<Problems to be Solved by the Invention> This conventional configuration has the following problems.
（１）、前記０項のデイレイラインを用いる方法は、高
精度化のなめに同軸線路を用いることが多いか、例えば
２０ｎｓの遅延を得るなめには約４ｍと寸法が大きくな
る他、５ｏΩや７５Ω等の低−（ンビーダンスで整合を
とるなめ、ドライブするＴ ／ Ｈの出力アンプの周波
数特性や歪み特性が劣化する。又、前記０項の第８図の
回路構成の場合は、ｉ’ 、／ Ｈ７を２つ直列に配置
することとなり、直列に入るバッファアンプ（７Ｌ ７
５）の数が４（１’１と多くなり、この結果、歪み特性
の悪化や、第１のＡＤ変換部２のクロックノイズの混入
等の問題が生じるので、例えば３０Ｍ５ｐｓ、１．２ピ
ツ１〜というような高速高精度のＡＤ変換器で、ナイキ
スト周波数に近い高い周波数の信号に対するダイナミッ
ク精度の良いものは実現が雑しかった。(1) The method of using a delay line with the 0 term described above often uses a coaxial line in order to achieve high precision, or for example, in order to obtain a delay of 20 ns, the size is large, about 4 m, and the length is 5 oΩ. The frequency characteristics and distortion characteristics of the output amplifier of the T/H to be driven will deteriorate due to the need to match with a low resistance such as 75Ω.In addition, in the case of the circuit configuration shown in FIG. / Two H7s will be placed in series, and a buffer amplifier (7L 7
5) increases to 4 (1'1), and as a result, problems such as deterioration of distortion characteristics and mixing of clock noise of the first AD converter 2 occur. It has been difficult to realize high-speed, high-precision AD converters such as those with good dynamic accuracy for high-frequency signals close to the Nyquist frequency.
（２）、ところで、ＤＡ変換部３を前記３ ｎ Ｍ ｓ
ｐｓ、１２ビツトのような構成とするためには１、 Ｏ
ｎｓ程度の高速な変換速度と１２ピッ１−・の精度が必
要となる。ところが現実問題と１，７ては、アナログ出
力電流の違いによるバイアス電圧の電位差ΔＶＢＥ
（ＱＱＱ ＋ Ｑ＋ ｏ ＋ Ｑ２０ ＋ −が同じ特
性の時、Ｑ＋ｏの出力電流の２倍がＱ２０に流り、ルと
すると、ＶＥＩＥｏ−ＶＢＥ ＋ 、ＶＢＥ２−ＶＢＥ
＋ ＝ （ＫＴ／Ｑ＞１？ｎ２−ΔＶＳＥとなる２１
旦し、Ｖｓｔ：ｏ：Ｑｏｏのベースエミッタ電圧、Ｖｓ
Ｅ＋：Ｑ＋ｏｃ７）ベースエミツ９ 電圧、ＶＢＥ２：
Ｑ２０のペースエミッタ電圧とする）による高精度化に
対する問題と、カレントスイッチの、〕ニミッタに付く
容量（破線Ｃ，，Ｃ２，・・・）に、上る高速化に対す
る問題とから、２ステツプ型のＡ ｉ）の高速・高精度
化を実現することは大変であった４本発明は、これ等の
問題を解決するためになされたもので、高速化と高精度
化を図っな２ステツプＡＤ変換器を実現することを目的
とする。(2) By the way, the DA converter 3 is
ps, in order to have a 12-bit configuration, 1, O
A high conversion speed on the order of nanoseconds and accuracy on the order of 12 pips are required. However, in reality, the potential difference ΔVBE of bias voltage due to the difference in analog output current is
(When QQQ + Q+ o + Q20 + - have the same characteristics, twice the output current of Q+o flows to Q20, and if
+ = (KT/Q>1?n2-ΔVSE 21
Then, Vst: o: base emitter voltage of Qoo, Vs
E+:Q+oc7) Base Emits 9 Voltage, VBE2:
The two-step type A i) It was difficult to achieve high speed and high precision.4 The present invention was made to solve these problems, and it is a two-step AD conversion method that does not aim at high speed and high precision. The purpose is to realize a vessel.
〈課題を解決するための手段〉
このために、本発明は、請求項１においては、入力アナ
ログ信号をトラック・ホールド部で追従・保持し、その
出力を第１のＡＤ変換部でデジタル信号に変換し、この
変換デジタル信号を再びＤＡ変換部でアナログ信号に変
換じて、このアナログ信号とトラック・ホールド部の出
力との差分を減算手段で取出し、減算手段の出力を第２
のＡＤ変換部でデジタル信号に変換し、第１・第２のＡ
Ｄ変換部のデジタル出力から前記入力アナログ信号に対
応するデジタル信号を求めるＡＤ変換器に係るもので、
その特徴とするところは、前記トランク・ボールド部が
入力アナログ信号をオンオフする第１のスイッチ手段と
、この第１のスイッチ手段の出力電圧を保持する第１の
キャパシタと、この第１のキャパシタの保持電圧を入力
する第２のバッファアンプと、この第２のバッファアン
プの出力をオンオフする第２のスイッチ手段と、この第
２のスイッチ手段の出力電圧を保持する第２のキャパシ
タと、この第２のキャパシタの保持電圧を入力して減算
手段に出力する第３のバッファアンプと、前記第１のキ
ャパシタの保持電圧を入力して第１のＡＤ変換部に出力
する第４のバッファアンプとを備え、各変換サイクルに
おいて入力アナログ信号を第１のキャパシタでホールド
した後所定の時間後に第２のキャパシタでホールドする
ことによりパイプライン動作をするように構成した点に
ある。<Means for Solving the Problems> To this end, in claim 1, the present invention tracks and holds an input analog signal in a track/hold section, and converts the output into a digital signal in a first AD conversion section. This converted digital signal is again converted into an analog signal by the DA conversion section, the difference between this analog signal and the output of the track and hold section is extracted by the subtraction means, and the output of the subtraction means is converted to the second analog signal.
It is converted into a digital signal by the AD converter of the first and second A
It relates to an AD converter that obtains a digital signal corresponding to the input analog signal from the digital output of the D conversion section,
Its features are that the trunk bold part includes a first switch means for turning on and off an input analog signal, a first capacitor for holding the output voltage of the first switch means, and a first capacitor for holding the output voltage of the first switch means. a second buffer amplifier that inputs a holding voltage; a second switch that turns on and off the output of the second buffer amplifier; a second capacitor that holds the output voltage of the second switch; a third buffer amplifier that inputs the holding voltage of the second capacitor and outputs it to the subtracting means; and a fourth buffer amplifier that inputs the holding voltage of the first capacitor and outputs it to the first AD converter. In each conversion cycle, the input analog signal is held by the first capacitor and then held by the second capacitor after a predetermined time, thereby performing pipeline operation.
又、請求項２においては、前記ＡＤ変換器に係るもので
、その特徴とするところは、ＤＡ変換部を、アナログ信
号に変換すべきディジタル信号に応じてその出力電流を
流す複数のカレントスイッチ、及び該複数のカレントス
イッチに対応して設けられ、基準電圧とリファレンス電
流決定用抵抗とアナログ信号出力の電流値を安定化する
フィトバック回路と前記カレントスイッチに接続する抵
抗で構成し、前記基準電圧と前記リファレンス電流決定
用抵抗によって決まる重み付けされたリファレンス電流
を前記フィードバック回路で制御して前記カレントスイ
ッチに接続する抵抗に流れる前記リファレンス電流に対
応する電流を一定に保持する定電流源と、がら成る重み
付け＠流出力型の構成としたことを特徴とする構成とし
た点にある。In a second aspect of the present invention, the AD converter is characterized in that the DA converter includes a plurality of current switches that cause the output current to flow in accordance with a digital signal to be converted into an analog signal; and a resistor for determining a reference voltage and a reference current, a fit-back circuit that stabilizes the current value of the analog signal output, and a resistor connected to the current switch, which is provided corresponding to the plurality of current switches, and is configured to and a constant current source that controls a weighted reference current determined by the reference current determining resistor with the feedback circuit to maintain a constant current corresponding to the reference current flowing through the resistor connected to the current switch. The structure is characterized by a weighted @flow output type structure.
く作用〉
請求項１においては、第１のキャパシタの保持用アンプ
として第２および第４のバッファアンプを使用し直列に
入るバッファアンプの数を減少することにより、歪み特
性を改善でき、第２のスイッチ手段と第１のＡＤ変換部
とを分離できるので、ノイズの干渉も無くすことができ
る。Effect> In claim 1, the distortion characteristics can be improved by using the second and fourth buffer amplifiers as holding amplifiers for the first capacitor and reducing the number of buffer amplifiers connected in series. Since the switching means and the first AD converter can be separated, noise interference can also be eliminated.
請求項２においては、ＤＡ変換部として、低容量化のな
めに出力トランジスタの数を出来るだけ減らした重み付
け電流出力型構成をとることで高速、高精度に減算を行
うようにし、スイッチングのトランジェントで生じるグ
リッジやオーバーシュートを押える高速変換が実現出来
る。In claim 2, the DA converter has a weighted current output type configuration in which the number of output transistors is reduced as much as possible in order to reduce the capacitance, so that subtraction can be performed at high speed and with high precision, and the switching transient can be reduced. High-speed conversion that suppresses glitches and overshoots can be achieved.
〈実施例〉
（請求項１について）
以下、第１図乃至第４図を用いて請求項１の発明の詳細
な説明する。尚、以下の図面において、第６図乃至第９
図と重複する部分は同一番号を付してその説明は省略す
る。<Example> (Regarding Claim 1) The invention of Claim 1 will be described in detail below with reference to FIGS. 1 to 4. In addition, in the following drawings, figures 6 to 9
Parts that overlap with those in the figures are given the same numbers and their explanations will be omitted.
第１図は本発明の請求項１に係る高速ＡＤ変換器の一実
施例の要部（下記第２図の’Ｔ’／１１）の詳細を示す
構成ブロック図である。FIG. 1 is a configuration block diagram showing details of a main part ('T'/11 in FIG. 2 below) of an embodiment of a high-speed AD converter according to claim 1 of the present invention.
第２図は本発明の請求項１に係る高速ＡＤ変換器の一実
施例を示す構成ブロック図である。尚、第２図はここで
第５図と同じ部分は同一の記号を付して説明を省略する
。FIG. 2 is a configuration block diagram showing an embodiment of a high-speed AD converter according to claim 1 of the present invention. Incidentally, in FIG. 2, the same parts as in FIG. 5 are given the same symbols, and the explanation thereof will be omitted.
第３図は第２図装置の動作を示すタイムヂャトである。FIG. 3 is a time chart showing the operation of the apparatus shown in FIG.
第２図において、Ｔ／Ｈ１は２系統の出力を持ち、アナ
ログ信号を入力して異なる端子から残差増幅部４及び第
１のＡＤ変換部２へ夫々出力する。In FIG. 2, the T/H 1 has two output systems, inputs analog signals, and outputs them from different terminals to the residual amplification section 4 and the first AD conversion section 2, respectively.
ＡＤ変換部２，５にはそれぞれ５ビット精度、８ビット
精度のフラッシュ型ＡＤ変換器を使用し、ＤＡ変換部３
０には５ビット分解能で１２ビット精度のものを用いる
。尚、このＤＡ変換部３０はその詳細を後述する。Flash-type AD converters with 5-bit precision and 8-bit precision are used for AD converters 2 and 5, respectively, and DA converter 3
For 0, use 5-bit resolution and 12-bit precision. Note that the details of this DA converter 30 will be described later.
第１図において、１１は入力アナログ信号が加えられる
第１のバッファアンプ、１２は第１のスイッチ手段を構
成しバッファアンプ１１の出力が一端に接続する第７図
の７２と同様のダイオードスイッチ、１３は一端が正の
電圧源Ｖ Ｂ＋に接続し、他端がダイオードスイッチ１
２のアノード端子側に接続する電流源、１４は一端が負
の電圧源Ｖｓ−に接続し、他端がダイオードスイッチ１
２のカソード端子側に接続する電流源、Ｃ１はダイオー
ドスイッチ１２を通過した電圧を保持する第１のキャパ
シタ、１５はキャパシタＣＩの保持電圧を入力するＦ
Ｅ Ｔ入力の第２のバッファアンプ、１６は第２のスイ
ッチ手段を構成しバッファアンプ１５の出力が一端に接
続する１２と同様のダイオードスイッチ、１７は一端が
正の電圧源Ｖｓ十に接続し、他端がダイオードスイッチ
１６のアノード端子側に接続するＴｓ電流源１８は一端
が負の電圧源Ｖｓ−に接続し他端がダイオードスイッチ
１６のカソード端子側に接続する電流源、Ｃ２はダイオ
ードスイッチ１６を通過した電圧を保持する第２のキャ
パシタ、１つはキャパシタＣ２の保持電圧を入力するＦ
Ｅ Ｔ入力の第３のバッファアンプ、２０はバッファ
アンプ１９のアナログ保持値をスイッチ１６がオフした
ときにスイッチ１６にフィードバックしてダイオ−ドの
逆バイアス電圧を保持電圧に拘らず一定にするブートス
トラップ・バッファ回路、２１はキャパシタＣ７の保持
電圧を入力するＦ Ｅ Ｔ入力の第４のバッファアンプ
、２２はバッファアンプ２１のアナログ保持値を、スイ
ッチ１２がオフしたときにスイッチ１２にフィードバッ
クする２０と同様のブーＩ・ストラップ・バッファ回路
である。In FIG. 1, 11 is a first buffer amplifier to which an input analog signal is applied; 12 is a diode switch similar to 72 in FIG. 7, which constitutes a first switch means and to which the output of the buffer amplifier 11 is connected; 13 has one end connected to the positive voltage source VB+, and the other end connected to the diode switch 1.
One end of the current source 14 connected to the anode terminal side of 2 is connected to the negative voltage source Vs-, and the other end is connected to the diode switch 1.
C1 is the first capacitor that holds the voltage passed through the diode switch 12, and 15 is F that inputs the holding voltage of the capacitor CI.
A second buffer amplifier with an E T input, 16 constitutes a second switch means, and is a diode switch similar to 12, to which the output of the buffer amplifier 15 is connected, and 17 is a diode switch, one end of which is connected to the positive voltage source Vs. , the Ts current source 18 whose other end is connected to the anode terminal side of the diode switch 16 is a current source whose one end is connected to the negative voltage source Vs- and the other end is connected to the cathode terminal side of the diode switch 16, and C2 is a diode switch. A second capacitor holds the voltage passed through C16, one is F which inputs the holding voltage of capacitor C2.
The third buffer amplifier 20 of the E T input is a boot that feeds back the analog holding value of the buffer amplifier 19 to the switch 16 when the switch 16 is turned off to keep the reverse bias voltage of the diode constant regardless of the holding voltage. A strap buffer circuit, 21 is a fourth buffer amplifier with an FET input that inputs the holding voltage of the capacitor C7, and 22 is a 20 that feeds back the analog holding value of the buffer amplifier 21 to the switch 12 when the switch 12 is turned off. This is a Boo I strap buffer circuit similar to .
このような構成の高速ＡＤ変換器の動作を第３図のタイ
ムチャートを用いて次に説明する７初めトラック・ホー
ルド部１のスイッチ１２がオンしており、キャパシタＣ
，の電圧はバッファアンプ１１を介して入力アナログ信
号に追従しているものとする。１＋のタイミングでクロ
ックに、により電流源１３．１４がオンからオフに切換
わりダイオードスイッチ１２がオフになると、入力アナ
ログ信号がキャパシタＣ１にホールドされる（サンプル
値Ｓ１）、キャパシタＣ１に保持された電圧はバッファ
アンプ２１を介して第１のＡＤ変換部２でＡＤ変換され
る（ｔ２）、ＡＤ変換部２の出力デジタル値がＴ） Ａ
変換部３で１２ビット精度でＤＡ変換されて対応するア
ナログ値となる（ｔ：Ｉ）。The operation of the high-speed AD converter having such a configuration will be described below using the time chart shown in FIG.
, is assumed to follow the input analog signal via the buffer amplifier 11. When the current source 13.14 is switched from on to off and the diode switch 12 is turned off by the clock at the timing of 1+, the input analog signal is held in the capacitor C1 (sample value S1). The voltage is AD converted by the first AD converter 2 via the buffer amplifier 21 (t2), and the output digital value of the AD converter 2 is T) A
The conversion unit 3 performs DA conversion with 12-bit precision to obtain a corresponding analog value (t:I).
クロックに２により電流源１７．１８がオンからオフに
切換わり、ダイオードスイッチ１６がオフになると、キ
ャパシタＣ１の電圧がキャパシタＣ２にホールドされる
（ｔａ）−同時にタロツクに、によリダイオードスイッ
チ１２がオフからオンに切換わり、入力アナログ信号に
追従してキャパシタＣ１にホールドしくサンプル値Ｓ２
）、次のＡＤ変換サイクル（１＋ −＋ １２−．１
：＋−，・・・）を開始する。バッファアンプ１９を介
してキャパシタＣ２の保持電圧とＤＡ変換部３の出力と
の差を残差増幅器４で１６＠に増幅する（ｔｓ）、残差
増幅器４の出力を第２のＡＤ変換部５でＡＤ変換する（
ｔ６）、補正部６が第１のＡＤ変換部２の５ビツト出力
データと第２のＡＤ変換部５の８ビツト出力データを加
算し誤差を補償して１２ビツトのデジタル出力とする（
ｔｖ）、上記の動作において、１変換サイクルはｔ１〜
ｔ７の区間であるがｔ１〜ｔ、−の区間′ｒｃが変換レ
ートを決定する。When the current sources 17, 18 are switched from on to off by the clock 2 and the diode switch 16 is turned off, the voltage on the capacitor C1 is held on the capacitor C2 (ta) - at the same time, the voltage on the capacitor C1 is turned off by the diode switch 12. switches from off to on, and the sample value S2 follows the input analog signal and is held in capacitor C1.
), next AD conversion cycle (1+ −+ 12−.1
:+-,...) starts. The difference between the holding voltage of the capacitor C2 and the output of the DA converter 3 is amplified to 16@ by the residual amplifier 4 via the buffer amplifier 19 (ts), and the output of the residual amplifier 4 is amplified to the second AD converter 5. Convert AD with (
t6), the correction unit 6 adds the 5-bit output data of the first AD conversion unit 2 and the 8-bit output data of the second AD conversion unit 5, compensates for the error, and produces a 12-bit digital output (
tv), in the above operation, one conversion cycle is from t1 to
The interval 'rc from t1 to t, which is the interval t7, determines the conversion rate.
このような構成の高速ＡＤ変換器によれば、以下のよう
なことが実現出来る。According to the high-speed AD converter having such a configuration, the following can be realized.
■：第２のキャパシタＣ２に入力信号が保持された後す
ぐに第１のキャパシタＣ１が次の入力信号をトラック・
ボールドすることにより、パイプライン動作が行なわれ
、１回のＡＤ変換に要する時間より短い繰り返し時間の
変換レートを実現することができる９例えはＡＤ変換時
間５８ｎｓに吋しＴ’ｃ”３３．３ｎｓ、即ち、３０
Ｍ ｓ ｐ ｓの変換レー）−を得ることができる。■: Immediately after the input signal is held in the second capacitor C2, the first capacitor C1 tracks the next input signal.
By bolding, a pipeline operation is performed and a conversion rate with a repetition time shorter than the time required for one AD conversion can be achieved. , i.e. 30
The transformation of M s p s can be obtained.
■：ディレイラインが不要なので、小型化・高精度化が
達成できる。■: Since a delay line is not required, miniaturization and high precision can be achieved.
■：Ｔ／Ｈの入力から残差増幅器側出力までに経由する
バッファアンプの数が第８図の４から３に減少するので
、バッファアンプにより生ずる歪みが押えられ、高いダ
イナミック精度を得ることができる。■: The number of buffer amplifiers passed from the input of the T/H to the output of the residual amplifier side is reduced from 4 in Figure 8 to 3, so the distortion caused by the buffer amplifiers is suppressed and high dynamic accuracy can be obtained. can.
■：１段目のボールドアンプ１５．２１を並列に接続し
なので、２段目のスイッチ１６で生じるクロックノイズ
や第１のＡ Ｉ）変換部２の人力に生１ユるＡ、 Ｄ変
換クロックのキックバックノイズによる相互干渉を１力
ぐことかでき、高いダイナミック精度が得られる。■: Since the first-stage bold amplifiers 15 and 21 are connected in parallel, the clock noise generated by the second-stage switch 16 and the first A/D conversion clock are reduced by the human power of the converter 2. Mutual interference due to kickback noise can be reduced by one force, resulting in high dynamic accuracy.
〈請求項１のその他の実施例〉
尚１．上記の実施例でＴ ／ Ｉ（１においてブリッジ
型のダイオードスイッチを用いたが、これに限らず任意
の高速スイッチを用いることかできる。又、第１のＡＤ
変換部を５ビ・ソト精度とし、第２のＡｒ）変換部を８
ピツ）〜精度としたが、これに限らず、例えば共に７ビ
ツト精度とすることもできる。<Other embodiments of claim 1> Note: 1. In the above embodiment, a bridge type diode switch was used in T/I (1), but the switch is not limited to this and any high speed switch can be used.
The converter has a 5-bit precision, and the second Ar) converter has an 8-bit precision.
Although the precision is set to 7-bit precision, the precision is not limited to this, and for example, both can be set to 7-bit precision.
又、第４図のようにすることもできる。Alternatively, it is also possible to do as shown in FIG.
第４図は本発明の請求項１に係る高速ＡＤ変換器の他の
実施例での要部を示す（インピーダンス変換回路を持つ
ものを示す）構成ブロック図である。FIG. 4 is a block diagram showing the main parts of another embodiment of the high-speed AD converter according to claim 1 of the present invention (showing one having an impedance conversion circuit).
第・１図において、第１図と重複する部分は同一の紀り
を付して説明を省略する。In FIG. 1, parts that overlap with those in FIG. 1 are given the same reference numbers and their explanations will be omitted.
第４図において、キャパシタＣ１の保持電圧はＦＥＴ２
３と定電流源２４とからなる高入方抵抗の第１のインピ
ーダンス変換回路を介してＦ Ｂ Ｔ入カでない通常の
バッファアンプ１５ａ、２１ａに接続する。またキャパ
シタｃ２の保持電圧はＦＥＴ２５と定電流源２６からな
る高入方抵抗の第２のインピーダンス変換回路を介して
ＦＥＴ入力でない通常のバッファアンプ１９ａに接続す
る。このような構成とすれば、バッファアンプの入力ド
リフトの影響を小さくできるとともに、第１のインピー
ダンス変換回路が並列のバッファアンプ１．５ａ、２１
ａに共通に接続するので、’Ｉ” 、／ Ｈ１の２系統
の出力に及ぼず入力ドリフトの影響を等しくして補正可
能とすることができる。In FIG. 4, the holding voltage of capacitor C1 is FET2
It is connected to ordinary buffer amplifiers 15a and 21a, which are not FBT inputs, through a first impedance conversion circuit having a high input resistance and consisting of a constant current source 24 and a constant current source 24. Further, the holding voltage of the capacitor c2 is connected to a normal buffer amplifier 19a which is not an FET input via a second impedance conversion circuit having a high input resistance and consisting of an FET 25 and a constant current source 26. With such a configuration, the influence of the input drift of the buffer amplifier can be reduced, and the first impedance conversion circuit can be connected to the parallel buffer amplifiers 1.5a and 21.
Since it is commonly connected to a, it does not affect the outputs of the two systems 'I' and /H1, and the influence of input drift can be equalized and corrected.
（請求項２について）
以下、第５図を用いて請求項２の発明の詳細な説明する
。尚、第５図において、第１図乃至第４図及び第６図乃
至第９図と重複する部分は同一番号を付してその説明は
省略する。(Regarding Claim 2) Hereinafter, the invention of Claim 2 will be explained in detail using FIG. 5. Note that in FIG. 5, parts that overlap with those in FIGS. 1 to 4 and FIGS. 6 to 9 are given the same numbers, and the explanation thereof will be omitted.
第５図は本発明の請求項２に係る高速ＡＤ変換器の一実
施例の要部（第２図のＤ Ａ変換部３０）の詳細を示す
構成ブロック図である。FIG. 5 is a block diagram showing details of a main part (DA converter 30 in FIG. 2) of an embodiment of a high-speed AD converter according to claim 2 of the present invention.
第５図において、ＤＡ変換部３０は、低容量化のために
出力トランジスタの数を出来るだけ減らした構成、ここ
では例えば、フルスケール１５．５ｎＡの５ビット分解
能の重み付け電流出力型構成（最少の５組の第９図で説
明したアナログ信号に変換すべきディジタル信号に応じ
てその出力電流を流す複数のカレントスイッチＫｓ ｗ
＋〜）（ＳＷ５と、複数のカレントスイッチに対応して
設けられこれに接続される定電流源との組合せ構成）と
している。In FIG. 5, the DA converter 30 has a configuration in which the number of output transistors is reduced as much as possible in order to reduce the capacitance, and here, for example, a weighted current output type configuration with a full scale of 15.5 nA and a 5-bit resolution (the minimum 5 sets of a plurality of current switches Ksw that flow the output current according to the digital signal to be converted into an analog signal as explained in FIG.
+~) (a combination configuration of SW5 and a constant current source provided corresponding to and connected to a plurality of current switches).
具体的には、５ビツトのロジック人力（各ピッＩＴ）ｏ
、 Ｉ）＋ 、・・・Ｄ５ ）毎に、アナログ出力の
電流値を高精度安定化するためのフィードバック回路（
以下ｒＦＢ回路」と略称ずル） ３０ＦＢ＋ 〜３Ｏｆ
’Ｂ５を設けて２カレントスイツチに接続される定電温
源を、Ｆ １３回路３０ＦＢ＋ 〜３０ＦＢ５と基１′
Ｆ、電圧Ｖ。Specifically, 5-bit logic human power (each bit IT) o
, I)+,...D5), a feedback circuit (
30FB+ ~3Of
'B5 is provided and a constant voltage temperature source connected to the 2-current switch is connected to F13 circuit 30FB+ ~30FB5 and base 1'
F, voltage V.
ｅｆとリファレンス電流決定用抵抗（以下ｒＲＦ抵抗」
と略称する）Ｒ１，〜Ｒ５，とカレントスインチに接続
する抵抗Ｒ４３〜Ｒ５３とで構成し、基準電圧とＲＦ抵
抗によって決まる重み付けされたリファレンス電流（Ｔ
＋ ａ ”Ｉ ５ ａ ）を、ＦＢ回路３ｏＦＢ＋〜
３０ＦＢ５で制御、詳しくは、Ｆ１３回路を構成するト
ランジスタＱ＋３／Ｒ＋２−Ｑ５３−／Ｒ５２に流して
オペアンプＵ＝−Ｕ５で電圧ＶＣ５〜Ｖｃ５を制御する
ことにより抵抗Ｒ７３〜Ｒ５３に流れるリファ【／ンス
電流に対応する電流Ｉｔｂ〜Ｉ５ｂを一定に保持するよ
うにして重み付け電流出力型としている。ef and reference current determining resistor (hereinafter referred to as rRF resistor)
The weighted reference current (T
+ a ”I 5 a), FB circuit 3oFB+~
30FB5 controls, in detail, the reference current flows through the transistors Q+3/R+2-Q53-/R52 constituting the F13 circuit and flows through the resistors R73-R53 by controlling the voltages VC5-Vc5 with the operational amplifier U=-U5. The currents Itb to I5b corresponding to the currents Itb to I5b are held constant to form a weighted current output type.
ここで例えば、Ｄ、ビットについて見ると、Ｆ丁３回路
３０「Ｂ＋は、）・ランジスタＱ＋３とオペアンプＵ、
と抵抗Ｒ１２とから成り、トランジスタＱ、３は、その
ベースがカレン１〜スイツチＫＳＷ＋の＋ヘランジスタ
Ｑ＋＋のスレッショルド電圧ｖＴ）」が印加されるベー
スに接続し７、コレクタがオペアンプＵ、の反転端子と
曲端が基準電圧ＶＴｅｆに接続しているＲＦｇｖＣＲ＋
＋の一端に接続し、エミッタが抵抗Ｒ＋２の一端に接
続し、又、オペアンプＵ、は、非反転端子がコモンに接
続し、出力端子が抵抗Ｒ７２と抵抗Ｒ＋３との接続部分
に接続している。故にこの時の定電流回路は、ＦＢ回路
３０ＦＢ、を含み基準電圧ｖｒ、ｅ、とＲＦ抵抗Ｒ７，
とから成り、電流Ｔｌａが流れる抵抗Ｒ１２とオペアン
プＵ１の出力端子との接続部に発生する制御電圧ＶＣＩ
を制御することでリファレンス電流１１ａを一定にし、
デジタル人力Ｄ０ビットに基づくカレン１〜スイ・・ｌ
チＫｓｗ＋の動作により、ＪファレンスＩｌａに等しい
ｆＸ Ｋ Ｉ ｌ ｂを抵抗Ｒ１３に流ずことができる
（以下能の系統についても同様）。For example, if we look at bit D, F-3 circuit 30 "B+ is ), transistor Q+3, operational amplifier U,
and a resistor R12, and the transistor Q,3 has its base connected to the base to which the threshold voltage vT) of the current switch KSW++helang transistor Q++ is applied, and its collector is connected to the inverting terminal of the operational amplifier U. RFgvCR+ whose curved end is connected to the reference voltage VTef
The emitter is connected to one end of resistor R+2, and the non-inverting terminal of operational amplifier U is connected to common, and the output terminal is connected to the connection between resistor R72 and resistor R+3. . Therefore, the constant current circuit at this time includes an FB circuit 30FB, a reference voltage vr, e, and an RF resistor R7,
and a control voltage VCI generated at the connection between the resistor R12 through which the current Tla flows and the output terminal of the operational amplifier U1.
By controlling the reference current 11a, the reference current 11a is kept constant,
Karen 1 ~ Sui...l based on digital human power D0 bit
By the operation of CH Ksw+, fX K I l b equal to J reference Ila can be caused to flow through resistor R13 (the same applies to the power system below).
尚、カレントスイッチＫＧ Ｗ＋〜に、 ｓ Ｗ ５は
、第９図と同様に、一方のトランジスタＱ１１ （〜Ｑ
５１）のコレクタにアナログ出力端子Ａ １１１１が接
続し、ベースにロジックのスレッショルド電圧■τ）（
が固定されており、又、他方のトランジスタＱ１２ （
〜Ｑ５２）のベースにロジック入力が接続し、コレクタ
がアース接続されている。この時の構成は、ロジック入
力の電圧がスレツショル１く電圧ＶＴ ＋→より高い時
はアナログ出力がＯＦＦする負論理となっている。ここ
で、トランジスタＱ＋１１Ｑ＋３（〜Ｑ５ ＋ 、Ｑ５
３ ）の特性（エミッタ電流Ｉの時のＶｓＥ、Ｉ〕ｆｅ
）及びＲ１２Ｒ７，（〜Ｒ５２，Ｒ５３）の抵抗値さえ
必要な精度に合せれば、ＦＢ回路と基準電圧とＲＦ低抵
抗ら成る各定電流源によって決まる５ビット分解能に重
み付けされたリファレンス電流Ｉ＋ａ、（〜ｌ５ａ）、
夫々例えば０．５ （１，２，４，８１１１八）に基づ
いて、アナログ出力電流はそれで決まる精度を得ること
ができる。Incidentally, in the current switch KG W+~, sW5 is connected to one transistor Q11 (~Q
Analog output terminal A 1111 is connected to the collector of 51), and the logic threshold voltage ■τ) (
is fixed, and the other transistor Q12 (
The logic input is connected to the base of ~Q52), and the collector is connected to ground. The configuration at this time is a negative logic in which the analog output is turned off when the logic input voltage is higher than the threshold voltage VT+→. Here, transistor Q+11Q+3 (~Q5 + , Q5
3) Characteristics (VsE at emitter current I, I]fe
) and R12R7, (~R52, R53) to the required accuracy, the reference current I+a weighted to the 5-bit resolution determined by each constant current source consisting of the FB circuit, reference voltage, and RF low resistance, (~l5a),
For example, on the basis of 0.5 (1, 2, 4, 8111 eight), the analog output current can obtain an accuracy determined accordingly.
尚、この実施例においては、各ビットは抵抗値以外は同
じ構成であるが、この時の各抵抗Ｒ１２Ｒ１コ ／ Ｒ
２２・ Ｒ２３／ −／ Ｒ５２・ Ｒ５３は１つ
の薄膜抵抗ネットワークで構成され、又、１えＦ抵抗Ｒ
，、、Ｒ２，、・・・、Ｒ５，は１つの薄膜抵抗ネット
ワークで構成されている。勿論これ等は全てが一体化し
たものを使用してもよいことはいうまでもない。In this example, each bit has the same configuration except for the resistance value, but at this time each resistor R12R1co/R
22・R23/-/R52・R53 consists of one thin film resistor network, and 1eF resistor R
, , R2, . . . , R5 are composed of one thin film resistor network. Of course, it goes without saying that these may all be used in an integrated manner.
この結果カレン）−スイッチＫ Ｓ Ｗ Ｉ〜Ｋ Ｓ
Ｗ ５は、接続されている定電流源の出力電流を、入力
されるディジタル信号が高レベルの時に接地端子に流出
し、低レベルの時に出力端子Ａ、 ａａ＋に出力する。As a result, the switch K S W I ~ K S
W5 outputs the output current of the connected constant current source to the ground terminal when the input digital signal is at a high level, and to the output terminals A and aa+ when the input digital signal is at a low level.
従って、入力されるディジタル信号が負論理であると、
出力端子Ａ吋に流れる電流値は変換されるべきディジタ
ル信号に比例することとなる。Therefore, if the input digital signal is negative logic,
The value of the current flowing through the output terminal A will be proportional to the digital signal to be converted.
この様にしてディジタル信号がアナログ信号に変換され
る。In this way, digital signals are converted to analog signals.
〈発明の効果〉
以上の説明から明らかなように、本願発明によれば、以
下のような効果を奏する。<Effects of the Invention> As is clear from the above description, the present invention provides the following effects.
請求項１においては、高速化と高精度化、特にタイナミ
ック精度の向上を図った２ステツプＡＤ変換器を簡単な
構成で実現することができる。According to the first aspect of the present invention, a two-step AD converter with high speed and high precision, particularly dynamic precision, can be realized with a simple configuration.
請求項２においては、ＤＡ変換部を重み付け定電流型に
したことで、出力ｌ−ランジスタ数か必要なピッＩ・数
と同じ最少の個数となり、出力容量の低減により高速化
が可能となる。又、出力電流精度をトランジスタの特性
及び抵抗のマツチングにより希望するところまで上げら
れる。特に、モノリシックトランジスタアレイやネット
ワーク抵抗等を利用することにより、例えば高精度な１
２ビット精度が容易に得られ、温度変動も少なくなる。In claim 2, by making the DA converter a weighted constant current type, the number of output l-transistors is the minimum number, which is the same as the required number of pins, and speeding up is possible by reducing the output capacitance. Further, output current accuracy can be increased to a desired level by matching transistor characteristics and resistance. In particular, by using monolithic transistor arrays, network resistors, etc., it is possible to
2-bit accuracy is easily obtained and temperature fluctuations are reduced.
更に又、定電流源を抵抗により実現したため、第９図の
ようなカレントスイッチのエミッタにつく容量分が無く
なり、スイッチングのトランジエン１−で生じるクリッ
ジやオーバーシュートを押え、高速変換が実現出来る。Furthermore, since the constant current source is realized by a resistor, the capacitance attached to the emitter of the current switch as shown in FIG. 9 is eliminated, suppressing crisscross and overshoot occurring in the switching transient 1-, and realizing high-speed conversion.
第１図は本発明の請求項１に係る高速Ａ、 Ｉ）変換器
の一実施例の要部を示す構成ブロック図、第２図は本発
明の請求項１に係る高速Ａ Ｉ）変換器の一実施例を示
ず構成ブロック図、第３図は第２図装置の動作を示すタ
イムチャート、第４図は本発明に係る高速ＡＤ変換器の
他の実施例の要部を示ず構成ブロック図、第５図は本発
明の請求項２に係る高速ＡＤ変換器の一実施例の要部の
詳細を示す構成ブロック図、第６図は従来の２ステツプ
型ＡＤ変換器を示す構成ブロック図、第７図は第６図の
”ｆ” ／ Ｈの詳細を示す構成ブロックレ１、第８図
は請求項】の説明に供する図、第９図は第６図のＤＡ変
換部の詳細を示す構成図である。
１・・・）・ラック・ホールド部（Ｔ／Ｈ）、２・・・
第１のＡＤ変換部、３，３ｏ・・・ＤＡ変換部、４・・
・減ユ手段、５・・・第２のＡＤ変換部、１２・・・第
１のスイッチ手段、Ｃ，・・・第１のキャパシタ、１５
・・・第２のバッファアンプ、１６・・・第２のスイッ
チ手段、ｃ２・・・第２のキャパシタ、１９・・・第３
のバッファアンプ２１・・・第４のバッファアンプ。
１！！！ 〜
Ｒ
べ
＋にFIG. 1 is a block diagram showing the main parts of an embodiment of the high-speed A, I) converter according to claim 1 of the present invention, and FIG. 2 is the high-speed A, I) converter according to claim 1 of the present invention. 3 is a time chart showing the operation of the device shown in FIG. 2, and FIG. 4 is a configuration without showing the main parts of another embodiment of the high-speed AD converter according to the present invention. Block diagram: FIG. 5 is a configuration block diagram showing details of essential parts of an embodiment of a high-speed AD converter according to claim 2 of the present invention, and FIG. 6 is a configuration block diagram showing a conventional two-step AD converter. Figure 7 is a configuration block diagram 1 showing the details of "f"/H in Figure 6, Figure 8 is a diagram for explaining the claims, Figure 9 is the details of the DA converter in Figure 6. FIG. 1...)・Rack/hold part (T/H), 2...
First AD converter, 3, 3o...DA converter, 4...
- Reduction means, 5... Second AD conversion section, 12... First switch means, C,... First capacitor, 15
...Second buffer amplifier, 16...Second switch means, c2...Second capacitor, 19...Third
Buffer amplifier 21...4th buffer amplifier. 1! ! ! 〜R Be+ni
Claims (2)
従・保持し、その出力を第１のＡＤ変換部でデジタル信
号に変換し、この変換デジタル信号を再びＤＡ変換部で
アナログ信号に変換して、このアナログ信号とトラック
・ホールド部の出力との差分を減算手段で取出し、減算
手段の出力を第２のＡＤ変換部でデジタル信号に変換し
、第１・第２のＡＤ変換部のデジタル出力から前記入力
アナログ信号に対応するデジタル信号を求めるＡＤ変換
器において、 前記トラック・ホールド部が入力アナログ信号をオンオ
フする第１のスイッチ手段と、この第１のスイッチ手段
の出力電圧を保持する第１のキャパシタと、この第１の
キャパシタの保持電圧を入力する第２のバッファアンプ
と、この第２のバッファアンプの出力をオンオフする第
２のスイッチ手段と、この第２のスイッチ手段の出力電
圧を保持する第２のキャパシタと、この第２のキャパシ
タの保持電圧を入力して減算手段に出力する第３のバッ
ファアンプと、前記第１のキャパシタの保持電圧を入力
して第１のＡＤ変換部に出力する第４のバッファアンプ
とを備え、各変換サイクルにおいて入力アナログ信号を
第１のキャパシタでホールドした後所定の時間後に第２
のキャパシタでホールドすることによりパイプライン動
作をするように構成したことを特徴とする高速ＡＤ変換
器。(1) The input analog signal is tracked and held by the track/hold section, the output thereof is converted into a digital signal by the first AD conversion section, and this converted digital signal is again converted into an analog signal by the DA conversion section. , the difference between this analog signal and the output of the track and hold section is extracted by a subtraction means, the output of the subtraction means is converted into a digital signal by a second AD conversion section, and the digital output of the first and second AD conversion sections is In the AD converter for obtaining a digital signal corresponding to the input analog signal from the input analog signal, the track and hold section includes a first switch means for turning on and off the input analog signal, and a first switch means for holding the output voltage of the first switch means. a second buffer amplifier that inputs the holding voltage of the first capacitor, a second switch means that turns on and off the output of the second buffer amplifier, and an output voltage of the second switch means. A second capacitor for holding, a third buffer amplifier for inputting the holding voltage of the second capacitor and outputting it to the subtracting means, and a first AD converter for inputting the holding voltage of the first capacitor. and a fourth buffer amplifier that outputs the input analog signal to the first capacitor, and after a predetermined time after the input analog signal is held by the first capacitor in each conversion cycle.
1. A high-speed AD converter characterized in that it is configured to perform pipeline operation by holding with a capacitor.
ル信号に応じてその出力電流を流す複数のカレントスイ
ッチ、及び該複数のカレントスイッチに対応して設けら
れ、基準電圧とリファレンス電流決定用抵抗とアナログ
信号出力の電流値を安定化するフィードバック回路と前
記カレントスイッチに接続する抵抗で構成し、前記基準
電圧と前記リファレンス電流決定用抵抗によって決まる
重み付けされたリファレンス電流を前記フィードバック
回路で制御して前記カレントスイッチに接続する抵抗に
流れる前記リファレンス電流に対応する電流を一定に保
持する定電流源と、から成る重み付け電流出力型の構成
としたことを特徴とする高速ＡＤ変換器。(2) In the AD converter according to claim 1, the DA converter includes a plurality of current switches through which the output current flows according to a digital signal to be converted into an analog signal, and a plurality of current switches corresponding to the plurality of current switches. A feedback circuit for stabilizing the current value of the analog signal output, a resistor for determining the reference voltage and the reference current, and a resistor connected to the current switch. and a constant current source that controls the reference current by the feedback circuit to maintain a constant current corresponding to the reference current flowing through the resistor connected to the current switch. High speed AD converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7415589A JP2806547B2 (en) | 1988-12-08 | 1989-03-27 | High-speed AD converter |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31062488 | 1988-12-08 | ||
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1989
- 1989-03-27 JP JP7415589A patent/JP2806547B2/en not_active Expired - Fee Related
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| CN107357216A (en) * | 2017-08-25 | 2017-11-17 | 安徽天光传感器有限公司 | A kind of rail mounted multi-path digital transmitter |
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