JP2001308705A - Digital to analog converter and its conversion error reduction method - Google Patents
Digital to analog converter and its conversion error reduction methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高精度を有するデ
ィジタル／アナログ変換器およびその変換誤差低減化方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a highly accurate digital / analog converter and a method for reducing the conversion error.
【０００２】[0002]
【発明が解決しようとする課題】例えばＩＣとして製造
されたディジタル／アナログ変換器は、外部から入力さ
れるディジタル値を保持するためのレジスタ、このレジ
スタに保持されたディジタル値に対してディジタル／ア
ナログ変換を実行しアナログ電圧を出力するディジタル
／アナログ変換回路および出力バッファ回路から構成さ
れている。このうちディジタル／アナログ変換回路は、
抵抗アレイ回路、コンデンサアレイ回路、抵抗・コンデ
ンサアレイ回路などのアレイ回路やオペアンプなどを用
いた回路構成となっている。For example, a digital / analog converter manufactured as an IC has a register for holding a digital value input from the outside, and a digital / analog converter for the digital value held in this register. It comprises a digital / analog conversion circuit for performing conversion and outputting an analog voltage, and an output buffer circuit. Of these, the digital / analog conversion circuit
It has a circuit configuration using an array circuit such as a resistor array circuit, a capacitor array circuit, a resistor / capacitor array circuit, and an operational amplifier.
【０００３】しかし、正しく管理された製造プロセスに
より上記ＩＣを製造した場合であっても、例えばアレイ
回路やオペアンプを構成している各素子の値あるいは特
性に製造上のばらつきが発生する。各素子についてこう
した製造上のばらつきが発生すると、ディジタル／アナ
ログ変換回路の変換誤差（例えばオフセット誤差、ゲイ
ン誤差、非直線性）が増大し、必要とされる変換精度が
得られなくなって歩留まりが低下する。[0005] However, even when the above-mentioned IC is manufactured by a correctly managed manufacturing process, for example, values or characteristics of elements constituting an array circuit or an operational amplifier vary in manufacturing. When such manufacturing variations occur in each element, conversion errors (for example, offset errors, gain errors, and non-linearities) of the digital / analog conversion circuit increase, so that the required conversion accuracy cannot be obtained and the yield decreases. I do.
【０００４】そこで、分解能が高い高精度のディジタル
／アナログ変換器を製造するにあたっては、レイアウト
パターンを工夫して製造ばらつきの発生を抑えたり、製
造ばらつきが発生しても変換誤差が生じにくい回路構成
を採用するなどして、高精度の確保を図っていた。しか
しながら、ディジタル／アナログ変換器がより高分解能
化するとこうした対策にも限界が生じ、しかもこうした
対策を施すと設計工数が増大したりチップ面積が増えた
りするので、設計の遅延化やコストの増大といった新た
な問題が発生してしまう。Therefore, when manufacturing a high-resolution digital / analog converter having a high resolution, the layout pattern is devised to suppress the occurrence of manufacturing variations, or to provide a circuit configuration in which a conversion error hardly occurs even if manufacturing variations occur. To ensure high accuracy. However, if the resolution of the digital / analog converter becomes higher, such measures will be limited, and if such measures are taken, the number of design steps and the chip area will increase, resulting in a delay in design and an increase in cost. New problems arise.
【０００５】本発明は上記事情に鑑みてなされたもの
で、その目的は、製造上のばらつきが存在しても比較的
容易に変換誤差を低減でき、歩留まりを向上させること
ができるディジタル／アナログ変換器およびその変換誤
差低減化方法を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a digital / analog converter capable of relatively easily reducing a conversion error and improving a yield even if manufacturing variations exist. And a method for reducing the conversion error thereof.
【０００６】[0006]
【課題を解決するための手段】請求項１に記載した手段
によれば、補正演算回路は、外部ディジタル信号のディ
ジタル値とメモリ回路に記憶された変換誤差補正値との
合成演算を行い、ディジタル／アナログ変換回路は、そ
の合成演算結果である補正ディジタル信号についてディ
ジタル／アナログ変換を実行する。この変換誤差補正値
は、ディジタル／アナログ変換器の入出力間における変
換誤差を補償するような値に設定されているので、ディ
ジタル／アナログ変換回路の変換誤差に加えその他の回
路（例えばディジタル／アナログ変換回路の後段に設け
られた出力バッファ回路）に誤差が存在しても、その誤
差まで含めディジタル／アナログ変換器全体として現れ
る変換誤差を低減でき、歩留まりを向上できる。According to the first aspect of the present invention, a correction operation circuit performs a synthesis operation of a digital value of an external digital signal and a conversion error correction value stored in a memory circuit, and performs a digital operation. The analog / analog conversion circuit performs digital / analog conversion on the corrected digital signal that is the result of the synthesis operation. Since the conversion error correction value is set to a value that compensates for the conversion error between the input and output of the digital / analog converter, the conversion error of the digital / analog converter is not limited to the conversion error of the digital / analog converter. Even if an error exists in the output buffer circuit provided at the subsequent stage of the conversion circuit), it is possible to reduce the conversion error appearing as the whole digital / analog converter including the error, and to improve the yield.
【０００７】しかも、本手段は、出力側におけるアナロ
グ電圧を補正するのではなく、入力側における外部ディ
ジタル信号を補正するので、その補正に要する回路（メ
モリ回路と補正演算回路）の構成が比較的簡単になる。In addition, since this means does not correct the analog voltage on the output side, but corrects the external digital signal on the input side, the circuits required for the correction (the memory circuit and the correction operation circuit) are relatively structured. It's easy.
【０００８】請求項２に記載した手段によれば、外部デ
ィジタル信号の取り得る各ディジタル値に対して共通に
１つの変換誤差補正値が準備される。補正演算回路は、
外部ディジタル信号のディジタル値に対して一様にこの
変換誤差補正値を加減算して補正ディジタル信号を得る
ので、特にオフセット誤差が存在する場合において全デ
ィジタル値に対しての変換誤差をほぼ０にまで低減でき
る。According to the second aspect, one conversion error correction value is prepared in common for each possible digital value of the external digital signal. The correction operation circuit is
This conversion error correction value is uniformly added to and subtracted from the digital value of the external digital signal to obtain a corrected digital signal. Therefore, especially when an offset error exists, the conversion error for all digital values is reduced to almost zero. Can be reduced.
【０００９】また、これ以外の変換誤差が存在する場合
でも、予めメモリ回路に適当な変換誤差補正値を設定す
ることにより、各ディジタル値に対する変換誤差を平均
的に低減することができる。さらに、この手段を用いる
と、メモリ容量が小さくて済むとともに補正演算回路の
構成をより簡単化できる。Even when other conversion errors exist, the conversion errors for each digital value can be reduced on average by setting an appropriate conversion error correction value in the memory circuit in advance. Further, by using this means, the memory capacity can be reduced and the configuration of the correction operation circuit can be further simplified.
【００１０】請求項３に記載した手段によれば、複数の
変換誤差補正値が準備され、補正演算回路は、外部ディ
ジタル信号の取り得る各ディジタル値について複数の変
換誤差補正値のうち対応する１つを加減算して補正ディ
ジタル信号を得る。従って、変換誤差補正値や各ディジ
タル値と変換誤差補正値との対応関係を適宜設定するこ
とにより、複合的な変換誤差に対しても誤差の低減が図
られる。According to the third aspect of the present invention, a plurality of conversion error correction values are prepared, and the correction operation circuit calculates a corresponding one of the plurality of conversion error correction values for each digital value of the external digital signal. A corrected digital signal is obtained by adding and subtracting the two. Accordingly, by appropriately setting the conversion error correction value and the correspondence between each digital value and the conversion error correction value, errors can be reduced even for complex conversion errors.
【００１１】請求項４に記載した手段によれば、外部デ
ィジタル信号の取り得る各ディジタル値に対してそれぞ
れ変換誤差補正値が準備されているので、各ディジタル
値ごとに変換誤差を最小化でき、一層の高精度化が可能
となる。According to the fourth aspect of the present invention, since the conversion error correction value is prepared for each digital value that the external digital signal can take, the conversion error can be minimized for each digital value. Further higher accuracy can be achieved.
【００１２】請求項５に記載した手段によれば、メモリ
回路は書き換え可能な不揮発性メモリにより構成されて
いるので、変換誤差補正値を設定し直すことができる。
これにより、製造工程後の検査工程における変換誤差補
正値の設定・確認作業が容易になり、また変換誤差の経
時変化や温度変化などに対応して変換誤差補正値を設定
し直すことが可能となる。According to the means described in claim 5, since the memory circuit is constituted by a rewritable nonvolatile memory, the conversion error correction value can be set again.
This makes it easy to set and confirm the conversion error correction value in the inspection process after the manufacturing process, and to set the conversion error correction value again in response to the change of the conversion error with time or temperature. Become.
【００１３】請求項６に記載した手段によれば、外部デ
ィジタル信号が入力されると、そのディジタル信号に対
する理想アナログ電圧と実際に出力されるアナログ電圧
との差電圧がアナログ／ディジタル変換され、その変換
されたディジタル値に基づいて変換誤差補正値が設定さ
れる。こうした設定機能を実現する基準電圧発生回路、
アナログ／ディジタル変換回路および補正値設定回路
は、例えばＩＣ化されたディジタル／アナログ変換器に
内蔵されているので、出荷前の検査工程や変換誤差の経
時変化や温度変化があった場合など必要に応じて、変換
誤差補正値を設定（再設定）して変換誤差を低減するこ
とができる。According to the present invention, when an external digital signal is input, a difference voltage between an ideal analog voltage for the digital signal and an actually output analog voltage is converted from analog to digital. A conversion error correction value is set based on the converted digital value. A reference voltage generation circuit that realizes such a setting function,
Since the analog / digital conversion circuit and the correction value setting circuit are built in, for example, a digital / analog converter that has been integrated into an IC, it is necessary to carry out an inspection process before shipping or a change in a conversion error with time or temperature. Accordingly, the conversion error correction value can be set (re-set) to reduce the conversion error.
【００１４】請求項７に記載した手段によれば、外部デ
ィジタル信号が入力された場合に出力されるアナログ電
圧がアナログ／ディジタル変換され、外部ディジタル信
号のディジタル値と変換されたディジタル値とに基づい
て変換誤差補正値が設定される。この場合にも、請求項
６に記載した手段と同様の効果が得られる。According to the present invention, an analog voltage output when an external digital signal is input is converted from analog to digital, and based on the digital value of the external digital signal and the converted digital value. Thus, a conversion error correction value is set. Also in this case, the same effect as the means described in claim 6 can be obtained.
【００１５】請求項８に記載した手段によれば、例えば
検査工程やディジタル／アナログ変換器の外部に付加さ
れた補正回路が行う変換誤差低減化処理において、ディ
ジタル／アナログ変換器のメモリ回路に変換誤差を低減
するのに適した変換誤差補正値が書き込まれるので、各
ディジタル／アナログ変換器ごとにその変換誤差を低減
することができ、歩留まりを大幅に向上させることがで
きる。According to the means described in claim 8, for example, in a test step or a conversion error reduction process performed by a correction circuit added outside the digital / analog converter, the data is converted to the memory circuit of the digital / analog converter. Since the conversion error correction value suitable for reducing the error is written, the conversion error can be reduced for each digital / analog converter, and the yield can be greatly improved.
【００１６】請求項９に記載した手段によれば、外部デ
ィジタル信号をディジタル／アナログ変換器に入力し、
これに対する理想アナログ電圧とディジタル／アナログ
変換器から出力されるアナログ電圧との差電圧に応じた
ディジタル値に基づいて変換誤差補正値が設定される。According to the ninth aspect, an external digital signal is input to a digital / analog converter,
A conversion error correction value is set based on a digital value corresponding to a difference voltage between the ideal analog voltage and the analog voltage output from the digital / analog converter.
【００１７】請求項１０に記載した手段によれば、ディ
ジタル／アナログ変換器から出力されるアナログ電圧を
その電圧値に応じたディジタル値に変換し、外部ディジ
タル信号のディジタル値と変換されたディジタル値との
差に基づいて変換誤差補正値が設定される。According to the tenth aspect, the analog voltage output from the digital / analog converter is converted into a digital value corresponding to the voltage value, and the digital value of the external digital signal and the converted digital value And a conversion error correction value is set based on the difference between.
【００１８】請求項１１に記載した手段によれば、外部
ディジタル信号が取り得る複数のディジタル値に対して
の変換誤差が何れも許容値以下となるように変換誤差補
正値が設定されるので、外部ディジタル信号の各ディジ
タル値に対する変換誤差を平均的に低減することができ
る。According to the eleventh aspect, the conversion error correction value is set such that the conversion errors for a plurality of digital values that the external digital signal can take are all less than or equal to the allowable value. The conversion error for each digital value of the external digital signal can be reduced on average.
【００１９】請求項１２に記載した手段によれば、変換
誤差が許容値以下となるまでの間、入力ステップ、補正
値設定ステップおよび書込ステップが繰り返し実行され
るので、より確実に変換誤差を低減できる。According to the twelfth aspect, the input step, the correction value setting step, and the writing step are repeatedly performed until the conversion error becomes equal to or less than the allowable value. Can be reduced.
【００２０】[0020]
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図１ないし図３を参照しなが
ら説明する。図１は、ディジタル／アナログ変換器およ
びその検査装置の電気的構成をブロック図により示した
ものである。この図１において、ＩＣとして製造される
ディジタル／アナログ変換器１（以下、Ｄ／Ａ変換器１
と称す）は、入力端子１ａから所定ビット数（例えばＮ
ビット）の外部ディジタルデータＳ１（外部ディジタル
信号に相当）を入力し、そのディジタル値Ｄ１に応じた
アナログ電圧Ｖｏを出力端子１ｂから出力するようにな
っている。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a block diagram showing an electrical configuration of a digital / analog converter and an inspection device therefor. In FIG. 1, a digital / analog converter 1 (hereinafter referred to as a D / A converter 1) manufactured as an IC
) Is a predetermined number of bits (for example, N
) External digital data S1 (corresponding to an external digital signal), and an analog voltage Vo corresponding to the digital value D1 is output from an output terminal 1b.
【００２１】このＤ／Ａ変換器１において、入力端子１
ａにはＮビットのデータ幅を持つ入力レジスタ２が接続
され、外部ディジタルデータＳ１を保持するようになっ
ている。フラッシュメモリ３（メモリ回路に相当）に
は、入力端子１ｃから入力される変換誤差補正データＳ
２が書き込まれるようになっている。In this D / A converter 1, an input terminal 1
An input register 2 having a data width of N bits is connected to a so as to hold the external digital data S1. In the flash memory 3 (corresponding to a memory circuit), the conversion error correction data S input from the input terminal 1c is input.
2 is written.
【００２２】加減算回路４（補正演算回路に相当）は、
入力レジスタ２に保持された外部ディジタルデータＳ１
の値Ｄ１と、フラッシュメモリ３に記憶されている変換
誤差補正データＳ２の値Ｄ２との加減算を実行し、値Ｄ
３を有する補正ディジタルデータＳ３（補正ディジタル
信号に相当）を出力するようになっている。この補正デ
ィジタルデータＳ３は、Ｎビットのデータ幅を持つ合成
レジスタ５に保持されるようになっている。The addition / subtraction circuit 4 (corresponding to a correction operation circuit)
External digital data S1 held in input register 2
Of the conversion error correction data S2 stored in the flash memory 3 is added to and subtracted from the value D1 of the
3 is output as corrected digital data S3 (corresponding to a corrected digital signal). The correction digital data S3 is held in a synthesis register 5 having a data width of N bits.
【００２３】ディジタル／アナログ変換回路６（以下、
Ｄ／Ａ変換回路６と称す）は、抵抗・コンデンサアレイ
回路、オペアンプなどから構成されており、合成レジス
タ５に保持されたＮビットの補正ディジタルデータをそ
のディジタル値Ｄ３（０〜ＤFS）に応じたアナログ電圧
（０〜ＶFS）に変換するようになっている。このＤ／Ａ
変換回路６と出力端子１ｂとの間には、出力バッファ回
路として動作するオペアンプ７が接続されている。A digital / analog conversion circuit 6 (hereinafter referred to as
The D / A conversion circuit 6) includes a resistor / capacitor array circuit, an operational amplifier, etc., and converts the N-bit correction digital data held in the synthesis register 5 according to its digital value D3 (0 to DFS). To an analog voltage (0 to VFS). This D / A
An operational amplifier 7 operating as an output buffer circuit is connected between the conversion circuit 6 and the output terminal 1b.
【００２４】一方、Ｄ／Ａ変換器１の外部に設けられる
検査装置８は以下のように構成されている。すなわち、
Ｎビットのデータ幅を持つ外部レジスタ９は、Ｄ／Ａ変
換器１の入力端子１ａに接続されており、後述する変換
誤差補償処理に用いるテスト用の外部ディジタルデータ
Ｓ１が設定されるようになっている。On the other hand, the inspection device 8 provided outside the D / A converter 1 is configured as follows. That is,
An external register 9 having a data width of N bits is connected to the input terminal 1a of the D / A converter 1, and external digital data S1 for a test used for a conversion error compensation process described later is set. ing.
【００２５】基準電圧発生回路１０は、外部レジスタ９
に設定された外部ディジタルデータＳ１のディジタル値
Ｄ１に対して、Ｄ／Ａ変換器１の理想的なＤ／Ａ変換特
性に従って得られる理想アナログ電圧Ｖｒを出力するよ
うになっている。減算器１１は、この理想アナログ電圧
ＶｒからＤ／Ａ変換器１の出力電圧Ｖｏを減算して変換
誤差電圧ΔＶを出力するもので、この変換誤差電圧ΔＶ
はアナログ／ディジタル変換器１２（以下、Ａ／Ｄ変換
器１２と称す）によりディジタル化されて変換誤差デー
タＳ４となる。このＡ／Ｄ変換器１２は、Ｄ／Ａ変換器
１よりも高分解能、高精度に構成されている。The reference voltage generating circuit 10 includes an external register 9
For the digital value D1 of the external digital data S1 set as described above, an ideal analog voltage Vr obtained according to the ideal D / A conversion characteristics of the D / A converter 1 is output. The subtracter 11 subtracts the output voltage Vo of the D / A converter 1 from the ideal analog voltage Vr and outputs a conversion error voltage ΔV.
Is digitized by an analog / digital converter 12 (hereinafter, referred to as an A / D converter 12) to become conversion error data S4. The A / D converter 12 is configured with higher resolution and higher accuracy than the D / A converter 1.
【００２６】補正値設定回路１３は、変換誤差データＳ
４の値Ｄ４に基づいて変換誤差補正データＳ２を設定す
る回路で、この設定された変換誤差補正データＳ２は、
書込回路１４によりＤ／Ａ変換器１内のフラッシュメモ
リ３に書き込まれるようになっている。なお、外部レジ
スタ９への外部ディジタルデータＳ１の設定ならびにＡ
／Ｄ変換器１２、補正値設定回路１３および書込回路１
４の各制御は、図示しない制御回路により実行されてい
る。The correction value setting circuit 13 converts the conversion error data S
The conversion error correction data S2 is a circuit that sets the conversion error correction data S2 based on the value D4 of 4.
The writing circuit 14 writes the data to the flash memory 3 in the D / A converter 1. The setting of the external digital data S1 in the external register 9 and the setting of A
/ D converter 12, correction value setting circuit 13, and writing circuit 1
Each control of No. 4 is executed by a control circuit (not shown).
【００２７】次に、ＩＣ製造工程後の検査工程におい
て、検査装置８を用いてＤ／Ａ変換器１のＤ／Ａ変換特
性を補償することによりその変換誤差を低減する変換誤
差低減化方法について図２および図３も参照しながら説
明する。Next, a conversion error reduction method for reducing the conversion error by compensating the D / A conversion characteristics of the D / A converter 1 by using the inspection device 8 in the inspection process after the IC manufacturing process. This will be described with reference to FIGS.
【００２８】図２は、検査装置８が実行する変換誤差補
償処理のフローチャートを示している。最初のステップ
Ｔ１において、検査装置８は、書込回路１４により、Ｄ
／Ａ変換器１内のフラッシュメモリ３に変換誤差補正デ
ータＳ２の初期値（例えば０）を書き込む。FIG. 2 shows a flowchart of the conversion error compensation processing executed by the inspection device 8. In the first step T1, the inspection device 8 causes the writing circuit 14 to
An initial value (for example, 0) of the conversion error correction data S2 is written to the flash memory 3 in the / A converter 1.
【００２９】続いて、検査装置８は、入力ステップに相
当するステップＴ２において、外部レジスタ９に対し外
部ディジタルデータＳ１を設定する。ここで設定される
ディジタル値Ｄ１は、例えば中央値すなわちフルスケー
ルＤFSの１／２の値Ｄａである（図３参照）。この設定
が行われると、基準電圧発生回路１０は、その外部ディ
ジタルデータＳ１に対する理想アナログ電圧Ｖｒを出力
する。Subsequently, the inspection device 8 sets the external digital data S1 in the external register 9 in step T2 corresponding to the input step. The digital value D1 set here is, for example, a median value, that is, a value Da of １ ／ of the full scale DFS (see FIG. 3). When this setting is performed, the reference voltage generation circuit 10 outputs the ideal analog voltage Vr for the external digital data S1.
【００３０】その後、検査装置８は、理想アナログ電圧
ＶｒとＤ／Ａ変換器１の出力電圧Ｖｏとが安定するのを
待って、Ａ／Ｄ変換器１２に変換スタート信号を与える
（ステップＴ３）。Ａ／Ｄ変換器１２は、変換誤差電圧
ΔＶについてＡ／Ｄ変換を実行し、変換誤差データＳ４
を出力する。After that, the inspection device 8 waits until the ideal analog voltage Vr and the output voltage Vo of the D / A converter 1 are stabilized, and then supplies a conversion start signal to the A / D converter 12 (step T3). . The A / D converter 12 performs A / D conversion on the conversion error voltage ΔV, and converts the conversion error data S4.
Is output.
【００３１】検査装置８の補正値設定回路１３は、ステ
ップＴ４において、変換誤差データＳ４に基づきＤ／Ａ
変換器１の変換誤差が許容値以下に低減するような変換
誤差補正データＳ２を設定する。これらステップＴ３と
Ｔ４は、本発明でいう補正値設定ステップに相当する。
その後、書込ステップに相当するステップＴ５におい
て、検査装置８は、書込回路１４により、その変換誤差
補正データＳ２をＤ／Ａ変換器１内のフラッシュメモリ
３に書き込む。In step T4, the correction value setting circuit 13 of the inspection device 8 performs the D / A based on the conversion error data S4.
The conversion error correction data S2 is set such that the conversion error of the converter 1 is reduced below the allowable value. These steps T3 and T4 correspond to the correction value setting step in the present invention.
Thereafter, in step T5 corresponding to a writing step, the inspection device 8 writes the conversion error correction data S2 into the flash memory 3 in the D / A converter 1 by the writing circuit 14.
【００３２】図３（ａ）は、Ｄ／Ａ変換器１がオフセッ
ト誤差を持つ場合におけるＤ／Ａ変換特性を示してお
り、図３（ｂ）は、Ｄ／Ａ変換器１がゲイン誤差を持つ
場合におけるＤ／Ａ変換特性を示している。これらの図
において、横軸は外部ディジタルデータＳ１のディジタ
ル値Ｄ１を示し、縦軸は出力電圧Ｖｏを示している。ま
た、実線が理想的な変換特性を示し、一点鎖線は変換誤
差補償処理前におけるＤ／Ａ変換器１の変換特性を示し
ている。FIG. 3A shows the D / A conversion characteristics when the D / A converter 1 has an offset error, and FIG. 3B shows the D / A converter 1 having a gain error. It shows the D / A conversion characteristics when it has. In these figures, the horizontal axis represents the digital value D1 of the external digital data S1, and the vertical axis represents the output voltage Vo. The solid line shows the ideal conversion characteristics, and the dashed line shows the conversion characteristics of the D / A converter 1 before the conversion error compensation processing.
【００３３】図３（ａ）に示す場合、変換誤差補償処理
前にあっては、中央値Ｄａに対してＤ／Ａ変換器１から
出力される出力電圧Ｖａ′と理想アナログ電圧Ｖａとの
差が変換誤差電圧ΔＶａとなる。この変換誤差電圧ΔＶ
ａは、外部ディジタルデータＳ１によらず一定である。
補正値設定回路１３は、理想的なＤ／Ａ変換特性を用い
て変換誤差電圧ΔＶａに相当するディジタル値ΔＤａを
求め、それを変換誤差補正データＳ２とする。In the case shown in FIG. 3A, before the conversion error compensation processing, the difference between the output voltage Va 'output from the D / A converter 1 and the ideal analog voltage Va with respect to the median value Da. Becomes the conversion error voltage ΔVa. This conversion error voltage ΔV
a is constant regardless of the external digital data S1.
The correction value setting circuit 13 obtains a digital value ΔDa corresponding to the conversion error voltage ΔVa using ideal D / A conversion characteristics, and uses the digital value ΔDa as conversion error correction data S2.
【００３４】その結果、変換誤差補償処理後にあって
は、Ｄ／Ａ変換器１にディジタル値Ｄａが入力される
と、Ｄ／Ａ変換回路６はＤａではなくＤａ＋ΔＤａ（＝
Ｄａ′）を入力値としてＤ／Ａ変換を実行し、ディジタ
ル値Ｄａに対する理想アナログ電圧Ｖａを出力する。こ
れにより、Ｄ／Ａ変換器１のＤ／Ａ変換特性は、一点鎖
線で示す特性から実線で示す理想的な特性へと補償され
る。As a result, after the conversion error compensation processing, when the digital value Da is input to the D / A converter 1, the D / A conversion circuit 6 is not Da but Da + ΔDa (=
D / A conversion is performed using Da ′) as an input value, and an ideal analog voltage Va for the digital value Da is output. As a result, the D / A conversion characteristics of the D / A converter 1 are compensated from the characteristics indicated by the dashed line to the ideal characteristics indicated by the solid line.
【００３５】また、図３（ｂ）に示す場合、変換誤差補
償処理前にあっては、中央値Ｄａに対する変換誤差電圧
はΔＶａとなる。この場合、変換誤差電圧ΔＶは、外部
ディジタルデータＳ１が大きくなるほど増加する。補正
値設定回路１３は、上述したようにディジタル値ΔＤａ
を求め、それを変換誤差補正データＳ２とする。In the case shown in FIG. 3B, before the conversion error compensation processing, the conversion error voltage with respect to the median value Da is ΔVa. In this case, the conversion error voltage ΔV increases as the external digital data S1 increases. The correction value setting circuit 13 outputs the digital value ΔDa as described above.
Is obtained, and is used as conversion error correction data S2.
【００３６】その結果、変換誤差補償処理後にあって
は、Ｄ／Ａ変換器１のＤ／Ａ変換特性は、一点鎖線で示
す特性から二点鎖線で示す特性へと補償される。この場
合、外部ディジタルデータＳ１として中央値Ｄａが入力
された場合の変換誤差はほぼ０となり、外部ディジタル
データＳ１として最大値ＤFSに近い値Ｄｂが入力された
場合の変換誤差もΔＶｂからΔＶｂ″へと低減する。As a result, after the conversion error compensation processing, the D / A conversion characteristic of the D / A converter 1 is compensated from the characteristic indicated by the one-dot chain line to the characteristic indicated by the two-dot chain line. In this case, the conversion error when the central value Da is input as the external digital data S1 is almost 0, and the conversion error when the value Db close to the maximum value DFS is input as the external digital data S1 also changes from ΔVb to ΔVb ″. And reduce.
【００３７】以上説明したように、本実施形態のＤ／Ａ
変換器１は、Ｄ／Ａ変換回路６に加え、変換誤差補正デ
ータＳ２を記憶するためのフラッシュメモリ３、および
外部ディジタルデータＳ１と変換誤差補正データＳ２と
を加減算する加減算回路４を備え、Ｄ／Ａ変換回路６は
その加減算回路４から出力される補正ディジタルデータ
Ｓ３についてＤ／Ａ変換を実行するので、ＩＣの製造ば
らつきにより発生するＤ／Ａ変換特性の歪みを補償でき
変換誤差を低減することができる。また、フラッシュメ
モリ３や加減算回路４は、ディジタル回路において通常
用いられるものであるため、回路設計が比較的容易とな
りその構成も比較的簡単となる。As described above, the D / A of this embodiment is
The converter 1 includes a D / A conversion circuit 6, a flash memory 3 for storing conversion error correction data S2, and an addition / subtraction circuit 4 for adding and subtracting external digital data S1 and conversion error correction data S2. Since the / A conversion circuit 6 performs D / A conversion on the corrected digital data S3 output from the addition / subtraction circuit 4, distortion of D / A conversion characteristics caused by manufacturing variations of ICs can be compensated and conversion errors can be reduced. be able to. Further, since the flash memory 3 and the addition / subtraction circuit 4 are generally used in digital circuits, circuit design is relatively easy and the configuration is relatively simple.
【００３８】そして、検査装置８を用いた変換誤差補償
処理は、ＩＣとして製造されたＤ／Ａ変換器１のそれぞ
れについて変換誤差電圧ΔＶを測定し、それに基づいて
変換誤差補正データＳ２をフラッシュメモリ３に書き込
むことにより行われる。従って、全てのＤ／Ａ変換器１
に対して一定の補正を加える方法とは異なり、Ｄ／Ａ変
換器１のそれぞれについて変換誤差の低減に適した変換
誤差補正データＳ２が用いられるので、Ｄ／Ａ変換器１
の高精度化が図られ、歩留まりが向上する。In the conversion error compensation process using the inspection device 8, the conversion error voltage ΔV is measured for each of the D / A converters 1 manufactured as ICs, and the conversion error correction data S2 is stored in the flash memory based on the measured values. 3 is performed. Therefore, all the D / A converters 1
Is different from the method of applying a constant correction to the D / A converter 1 because the conversion error correction data S2 suitable for reducing the conversion error is used for each of the D / A converters 1.
And the yield is improved.
【００３９】本実施形態では、外部ディジタルデータＳ
１の全ディジタル値に対して共通に準備された１つの変
換誤差補正データＳ２が適用されるので、フラッシュメ
モリ３のメモリ容量を小さくでき、変換誤差補正データ
Ｓ２を設定するための変換誤差補償処理に要する時間を
短くできる。特にオフセット誤差が存在する場合、その
オフセット値に等しい変換誤差補正データＳ２を設定す
ることにより全ディジタル値に対しての変換誤差をほぼ
０とすることができる。また、オフセット誤差に限ら
ず、ゲイン誤差や非直線性などが存在する場合であって
も、全ディジタル値に対しての変換誤差を平均的に低減
することができる。In this embodiment, the external digital data S
Since one conversion error correction data S2 prepared in common for all the digital values of 1 is applied, the memory capacity of the flash memory 3 can be reduced, and conversion error compensation processing for setting the conversion error correction data S2 is performed. Can be shortened. In particular, when an offset error exists, the conversion error with respect to all the digital values can be made substantially zero by setting the conversion error correction data S2 equal to the offset value. In addition, even when there is a gain error, non-linearity, or the like, in addition to the offset error, the conversion error for all digital values can be reduced on average.
【００４０】さらに、本実施形態によれば、ＩＣ化され
たＤ／Ａ変換器１の入出力端子における信号に基づいて
変換誤差補償処理が行われるので、Ｄ／Ａ変換回路６の
みならずその他の回路で発生する誤差（例えばオペアン
プ７のオフセット電圧）まで含めた総合的な誤差を低減
することができる。Further, according to the present embodiment, since the conversion error compensation processing is performed based on the signal at the input / output terminal of the D / A converter 1 formed into an IC, not only the D / A conversion circuit 6 but also other parts are provided. (Including, for example, the offset voltage of the operational amplifier 7) generated in the circuit (1) can be reduced.
【００４１】（第２の実施形態）次に、第１の実施形態
の変換誤差補償処理を変更した第２の実施形態につい
て、Ｄ／Ａ変換器およびその検査装置の電気的構成を示
す図４を参照しながら説明する。なお、ここでは図１と
異なる構成部分についてのみ説明する。(Second Embodiment) Next, a second embodiment in which the conversion error compensation processing of the first embodiment is changed is shown in FIG. This will be described with reference to FIG. Here, only the components different from those in FIG. 1 will be described.
【００４２】図４に示す検査装置１５は、Ｄ／Ａ変換器
１の出力電圧ＶｏをＡ／Ｄ変換器１２によりＡ／Ｄ変換
してディジタル値Ｄ１′を得、外部レジスタ９に保持さ
れた外部ディジタルデータＳ１のディジタル値Ｄ１から
そのディジタル値Ｄ１′を減算して変換誤差データＳ４
を得るようになっている。In the inspection device 15 shown in FIG. 4, the output voltage Vo of the D / A converter 1 is A / D converted by the A / D converter 12 to obtain a digital value D1 ', which is held in the external register 9. By subtracting the digital value D1 'from the digital value D1 of the external digital data S1, the conversion error data S4
Is to be obtained.
【００４３】この検査装置１５は、出力電圧Ｖｏを直接
ディジタル化した後に変換誤差を求め、それに基づいて
変換誤差補正データＳ２を設定するので、理想アナログ
電圧Ｖｒを出力する基準電圧発生回路が不要となり、構
成を簡単化できる。その他の作用および効果については
第１の実施形態と同様である。Since the test apparatus 15 directly converts the output voltage Vo into a digital value and then calculates the conversion error and sets the conversion error correction data S2 based on the conversion error, the reference voltage generation circuit for outputting the ideal analog voltage Vr is not required. , The configuration can be simplified. Other functions and effects are the same as those of the first embodiment.
【００４４】（第３の実施形態）次に、本発明の第３の
実施形態について、Ｄ／Ａ変換器の電気的構成を示す図
５を参照しながら説明する。なお、図５において、図１
と同一構成部分には同一符号を付して示すとともに、こ
こでは異なる構成部分と変換誤差補償処理とについて説
明する。(Third Embodiment) Next, a third embodiment of the present invention will be described with reference to FIG. 5, which shows an electrical configuration of a D / A converter. In FIG. 5, FIG.
The same components as those described above are denoted by the same reference numerals, and different components and conversion error compensation processing will be described here.
【００４５】ＩＣとして製造されたＤ／Ａ変換器１６
は、入力端子１６ａから外部ディジタルデータＳ１を入
力し、出力端子１６ｂからその入力したディジタル値Ｄ
１に応じたアナログ電圧Ｖｏを出力するようになってい
る。また、Ｄ／Ａ変換器１６は、図１に示すＤ／Ａ変換
器１に対し、基準電圧発生回路１７、アナログ／ディジ
タル変換回路１８（以下、Ａ／Ｄ変換回路１８と称
す）、補正値設定回路１９および書込回路２０が付加さ
れた構成となっている。これら付加された各回路は、そ
れぞれ図１に示す基準電圧発生回路１０、Ａ／Ｄ変換器
１２、補正値設定回路１３および書込回路１４と同様の
機能を果たすもので、特にＩＣ化に適した回路構成を有
している。なお、付加された各回路は、図示しない制御
回路により制御されている。D / A converter 16 manufactured as an IC
Inputs the external digital data S1 from the input terminal 16a, and inputs the input digital value D from the output terminal 16b.
The analog voltage Vo corresponding to 1 is output. The D / A converter 16 is different from the D / A converter 1 shown in FIG. 1 in that a reference voltage generation circuit 17, an analog / digital conversion circuit 18 (hereinafter, referred to as an A / D conversion circuit 18), a correction value The configuration is such that a setting circuit 19 and a writing circuit 20 are added. These added circuits respectively perform the same functions as the reference voltage generating circuit 10, the A / D converter 12, the correction value setting circuit 13, and the writing circuit 14 shown in FIG. Circuit configuration. Each of the added circuits is controlled by a control circuit (not shown).
【００４６】さて、例えばＩＣ製造工程後の検査工程に
おいてＩＣ外部から所定のコマンドが入力されると、前
記制御回路は、第１の実施形態と同様に図２に示したフ
ローチャートに従って変換誤差補償処理を実行する。そ
の結果、ＩＣの製造ばらつきにより発生するＤ／Ａ変換
器１６の変換誤差を低減することができる。また、本実
施形態によれば、検査工程のみならず、実使用時におい
て例えば経時変化や温度変化などによりＤ／Ａ変換器１
６の変換誤差が増加した場合にも、変換誤差補償処理を
実行して変換誤差を低減できるので、常にＤ／Ａ変換器
１６を高精度に維持することが可能となる。When a predetermined command is input from outside the IC in, for example, an inspection process after the IC manufacturing process, the control circuit performs the conversion error compensation processing according to the flowchart shown in FIG. 2 as in the first embodiment. Execute As a result, it is possible to reduce the conversion error of the D / A converter 16 caused by manufacturing variations of the IC. Further, according to the present embodiment, not only the inspection process but also the D / A converter 1 during actual use due to, for example, aging or temperature change.
Even when the conversion error of No. 6 increases, the conversion error can be reduced by executing the conversion error compensation processing, so that the D / A converter 16 can always be maintained with high accuracy.
【００４７】なお、ＩＣ内の他の回路部分に基準電圧発
生回路、Ａ／Ｄ変換回路、書込回路が形成されている場
合には、これら各回路を一時的に用いて上記変換誤差補
償処理を実行することにより、Ｄ／Ａ変換器１６内に基
準電圧発生回路１７、Ａ／Ｄ変換回路１８、書込回路１
４を設ける必要がなくなる。When a reference voltage generation circuit, an A / D conversion circuit, and a writing circuit are formed in another circuit portion in the IC, the above-described conversion error compensation processing is temporarily performed using these circuits. Is executed, the reference voltage generation circuit 17, the A / D conversion circuit 18, and the writing circuit 1 are stored in the D / A converter 16.
4 is not required.
【００４８】（第４の実施形態）次に、上述した第３の
実施形態に変更を加えた第４の実施形態について、Ｄ／
Ａ変換器の電気的構成を示す図６を参照しながら説明す
る。この図６において、Ｄ／Ａ変換器２１は、その出力
電圧ＶｏをＡ／Ｄ変換回路１８によりＡ／Ｄ変換してデ
ィジタル値Ｄ１′を得、入力レジスタ２に設定された外
部ディジタルデータＳ１のディジタル値Ｄ１からそのデ
ィジタル値Ｄ１′を減算して変換誤差データＳ４を得る
ようになっている。(Fourth Embodiment) Next, a fourth embodiment, which is a modification of the third embodiment described above, will be described with reference to FIG.
This will be described with reference to FIG. 6 showing the electrical configuration of the A converter. 6, the D / A converter 21 A / D converts the output voltage Vo by the A / D conversion circuit 18 to obtain a digital value D1 ', and outputs the digital value D1' of the external digital data S1 set in the input register 2. The conversion error data S4 is obtained by subtracting the digital value D1 'from the digital value D1.
【００４９】この構成によれば、基準電圧発生回路１７
が不要となり、Ｄ／Ａ変換器２１の構成を簡単化でき
る。また、第３の実施形態と同様に、検査工程のみなら
ず実使用時においても変換誤差補償処理を実行して変換
誤差を低減できる。According to this configuration, the reference voltage generation circuit 17
Is unnecessary, and the configuration of the D / A converter 21 can be simplified. Further, similarly to the third embodiment, the conversion error compensation process can be performed not only in the inspection step but also in actual use to reduce the conversion error.
【００５０】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
Ｄ／Ａ変換回路６は、抵抗・コンデンサアレイ回路を用
いた回路構成に限られず、例えば抵抗ラダー回路や電荷
再分布用のコンデンサアレイ回路を用いた回路構成であ
っても良い。(Other Embodiments) The present invention is not limited to the embodiments described above and shown in the drawings. For example, the present invention can be modified or expanded as follows.
The D / A conversion circuit 6 is not limited to a circuit configuration using a resistance / capacitor array circuit, but may be a circuit configuration using, for example, a resistance ladder circuit or a capacitor array circuit for charge redistribution.
【００５１】補正演算回路は、加減算回路４に限られ
ず、他の関数演算回路やテーブル参照演算回路あるいは
これらの複合回路などにより構成されていても良い。メ
モリ回路は、フラッシュメモリ３に限られず、ＥＥＰＲ
ＯＭ、電池によりバックアップされたＲＡＭなど書き換
え可能な不揮発性メモリであれば良い。また、変換誤差
補正データＳ２の書き込みが一度しか行われない場合に
は、書き換えできないメモリ例えばワンタイムＰＲＯＭ
であっても良い。The correction operation circuit is not limited to the addition / subtraction circuit 4, but may be constituted by another function operation circuit, table reference operation circuit, or a composite circuit thereof. The memory circuit is not limited to the flash memory 3 and may be an EEPR
Any rewritable nonvolatile memory such as an OM or a RAM backed up by a battery may be used. If the conversion error correction data S2 is written only once, a non-rewritable memory such as a one-time PROM
It may be.
【００５２】上述した変換誤差補償処理では、外部ディ
ジタルデータＳ１としてフルスケールの中央値Ｄａを入
力したが、中央値Ｄａに限らず他のディジタル値を入力
しても良い。また、変換誤差補正データＳ２をフラッシ
ュメモリ３に書き込んだ後、入力したディジタル値また
はその他のディジタル値における変換誤差が許容値以下
に低減されていることを確認するステップを設けても良
い。そして、許容値以下に低減されていない場合には、
その変換誤差に基づいて変換誤差補正データＳ２を再設
定し、フラッシュメモリ３を書き換えることが好まし
い。さらに、予め複数の外部ディジタルデータＳ１に対
する変換誤差を求め、これら変換誤差が何れも許容値以
下に低減するように変換誤差補正データＳ２を設定する
と良い。In the above-described conversion error compensation processing, the central value Da of the full scale is input as the external digital data S1, but other digital values may be input instead of the central value Da. Further, after writing the conversion error correction data S2 into the flash memory 3, a step of confirming that the conversion error in the input digital value or other digital values is reduced to a permissible value or less may be provided. And if it is not reduced below the allowable value,
It is preferable to reset the conversion error correction data S2 based on the conversion error and rewrite the flash memory 3. Further, it is preferable that conversion errors for a plurality of external digital data S1 are obtained in advance, and the conversion error correction data S2 is set so that each of the conversion errors is reduced to an allowable value or less.
【００５３】各実施形態において、フラッシュメモリ３
は１つの変換誤差補正データＳ２を記憶し、加減算回路
４は、外部ディジタルデータＳ１の値にかかわらず常に
その変換誤差補正データＳ２を加減算して補正ディジタ
ルデータＳ３を生成した。これに替えて、フラッシュメ
モリ３は複数の変換誤差補正データＳ２を記憶し、加減
算回路４は、外部ディジタルデータＳ１として入力され
たディジタル値に応じた変換誤差補正データＳ２を加減
算するようにしても良い。そして、この複数の変換誤差
補正データＳ２および各ディジタル値と変換誤差補正デ
ータＳ２との対応関係を適宜設定することにより、種々
の変換誤差に対しても十分に誤差を低減することができ
る。In each embodiment, the flash memory 3
Stores one conversion error correction data S2, and the addition / subtraction circuit 4 always generates the correction digital data S3 by adding / subtracting the conversion error correction data S2 regardless of the value of the external digital data S1. Instead, the flash memory 3 stores a plurality of conversion error correction data S2, and the addition / subtraction circuit 4 adds / subtracts the conversion error correction data S2 corresponding to the digital value input as the external digital data S1. good. By appropriately setting the correspondence between the plurality of conversion error correction data S2 and each digital value and the conversion error correction data S2, errors can be sufficiently reduced for various conversion errors.
【００５４】第１および第２の実施形態において、検査
装置８および１５に替えてこれと同等な機能を果たす回
路を、Ｄ／Ａ変換器１が搭載された基板上に設けても良
い。この構成によれば、検査工程のみならず、実使用時
において経時変化や温度変化などによる変換誤差が増加
した場合にも、変換誤差補償処理を実行して変換誤差を
低減できるようになる。In the first and second embodiments, a circuit having a function equivalent to that of the inspection devices 8 and 15 may be provided on a substrate on which the D / A converter 1 is mounted, instead of the inspection devices 8 and 15. According to this configuration, the conversion error can be reduced by executing the conversion error compensation process not only in the inspection process but also when the conversion error due to aging or temperature change during actual use increases.
【図１】本発明の第１の実施形態におけるＤ／Ａ変換器
およびその検査装置の電気的構成を示すブロック図FIG. 1 is a block diagram illustrating an electrical configuration of a D / A converter and an inspection device therefor according to a first embodiment of the present invention.
【図２】変換誤差補償処理を示すフローチャートFIG. 2 is a flowchart showing conversion error compensation processing;
【図３】（ａ）オフセット誤差が存在する場合のＤ／Ａ
変換特性を示す図、（ｂ）ゲイン誤差が存在する場合の
Ｄ／Ａ変換特性を示す図FIG. 3 (a) D / A when an offset error exists
A diagram showing conversion characteristics, and (b) a diagram showing D / A conversion characteristics when a gain error exists.
【図４】本発明の第２の実施形態を示す図１相当図FIG. 4 is a view corresponding to FIG. 1, showing a second embodiment of the present invention;
【図５】本発明の第３の実施形態におけるＤ／Ａ変換器
の電気的構成を示すブロック図FIG. 5 is a block diagram illustrating an electrical configuration of a D / A converter according to a third embodiment of the present invention.
【図６】本発明の第４の実施形態を示す図５相当図FIG. 6 is a view corresponding to FIG. 5, showing a fourth embodiment of the present invention;
１、１５、１６、２１はディジタル／アナログ変換器、
３はフラッシュメモリ（メモリ回路）、４は加減算回路
（補正演算回路）、６はディジタル／アナログ変換回
路、１７は基準電圧発生回路、１８はアナログ／ディジ
タル変換回路、１９は補正値設定回路である。1, 15, 16, 21 are digital / analog converters,
Reference numeral 3 denotes a flash memory (memory circuit), 4 denotes an addition / subtraction circuit (correction operation circuit), 6 denotes a digital / analog conversion circuit, 17 denotes a reference voltage generation circuit, 18 denotes an analog / digital conversion circuit, and 19 denotes a correction value setting circuit. .
Claims (12)
値に応じたアナログ電圧を出力するディジタル／アナロ
グ変換回路と、 外部から入力される外部ディジタル信号と外部に対して
出力されるアナログ信号との間における変換誤差に基づ
いて設定される変換誤差補正値を記憶するメモリ回路
と、 前記外部ディジタル信号のディジタル値と前記メモリ回
路に記憶された変換誤差補正値との合成演算を行うこと
により補正ディジタル信号を得、それを前記ディジタル
／アナログ変換回路に出力する補正演算回路とを備えて
構成されていることを特徴とするディジタル／アナログ
変換器。A digital / analog conversion circuit for inputting a digital signal and outputting an analog voltage corresponding to the digital value, and a digital / analog conversion circuit for connecting an external digital signal input from the outside and an analog signal output to the outside. A memory circuit for storing a conversion error correction value set based on the conversion error, and a correction digital signal obtained by performing a synthesis operation on the digital value of the external digital signal and the conversion error correction value stored in the memory circuit. A digital-to-analog converter, comprising: a correction operation circuit that outputs the result to the digital / analog conversion circuit.
を記憶し、 前記補正演算回路は、前記外部ディジタル信号のディジ
タル値と前記１つの変換誤差補正値との加減算を行って
前記補正ディジタル信号を得ることを特徴とする請求項
１記載のディジタル／アナログ変換器。2. The memory circuit stores one conversion error correction value, and the correction operation circuit performs addition and subtraction between a digital value of the external digital signal and the one conversion error correction value, thereby obtaining the correction digital signal. 2. The digital / analog converter according to claim 1, wherein
を記憶し、 前記補正演算回路は、前記外部ディジタル信号のディジ
タル値とそのディジタル値に応じた前記変換誤差補正値
との加減算を行って前記補正ディジタル信号を得ること
を特徴とする請求項１記載のディジタル／アナログ変換
器。3. The memory circuit stores a plurality of conversion error correction values, and the correction operation circuit performs addition and subtraction between a digital value of the external digital signal and the conversion error correction value according to the digital value. 2. The digital / analog converter according to claim 1, wherein said corrected digital signal is obtained.
信号の取り得る各ディジタル値に対してそれぞれ設定さ
れる変換誤差補正値を記憶することを特徴とする請求項
３記載のディジタル／アナログ変換器。4. The digital-to-analog converter according to claim 3, wherein said memory circuit stores a conversion error correction value set for each possible digital value of said external digital signal.
発性メモリにより構成されていることを特徴とする請求
項１ないし４の何れかに記載のディジタル／アナログ変
換器。5. The digital / analog converter according to claim 1, wherein said memory circuit is constituted by a rewritable nonvolatile memory.
出力電圧として期待される理想アナログ電圧を出力する
基準電圧発生回路と、 この基準電圧発生回路から出力される理想アナログ電圧
と前記外部ディジタル信号の入力に対して実際に出力さ
れるアナログ電圧との差電圧を入力しその電圧値に応じ
たディジタル値を出力するアナログ／ディジタル変換回
路と、 このアナログ／ディジタル変換回路から出力されるディ
ジタル値に基づいて前記変換誤差補正値を設定する補正
値設定回路とを備えて構成されていることを特徴とする
請求項１ないし５の何れかに記載のディジタル／アナロ
グ変換器。6. A reference voltage generating circuit for outputting an ideal analog voltage expected as an output voltage when an external digital signal is inputted, and an ideal analog voltage output from the reference voltage generating circuit and the output of the external digital signal. An analog / digital conversion circuit for inputting a difference voltage between an input and an actually output analog voltage and outputting a digital value corresponding to the voltage value; and a digital value output from the analog / digital conversion circuit. The digital / analog converter according to any one of claims 1 to 5, further comprising a correction value setting circuit for setting the conversion error correction value.
出力されるアナログ電圧を入力しその電圧値に応じたデ
ィジタル値を出力するアナログ／ディジタル変換回路
と、 前記外部ディジタル信号のディジタル値と前記アナログ
／ディジタル変換回路から出力されるディジタル値との
差に基づいて前記変換誤差補正値を設定する補正値設定
回路とを備えて構成されていることを特徴とする請求項
１ないし５の何れかに記載のディジタル／アナログ変換
器。7. An analog / digital conversion circuit for inputting an analog voltage output when an external digital signal is input and outputting a digital value corresponding to the input voltage, a digital value of the external digital signal and the analog 6. A correction value setting circuit for setting the conversion error correction value based on a difference from a digital value output from a digital conversion circuit. A digital / analog converter as described.
ジタル／アナログ変換器に対して外部ディジタル信号を
入力する入力ステップと、 その入力した外部ディジタル信号に対する前記ディジタ
ル／アナログ変換器の変換誤差に基づいて前記変換誤差
補正値を設定する補正値設定ステップと、 この設定された変換誤差補正値を前記ディジタル／アナ
ログ変換器のメモリ回路に書き込む書込ステップとから
なるディジタル／アナログ変換器の変換誤差低減化方
法。8. An input step of inputting an external digital signal to the digital / analog converter according to claim 1, and a conversion error of the digital / analog converter with respect to the input external digital signal. And a writing step of writing the set conversion error correction value to a memory circuit of the digital / analog converter. Error reduction method.
部ディジタル信号に対して前記ディジタル／アナログ変
換器の出力電圧として期待される理想アナログ電圧と前
記ディジタル／アナログ変換器から出力されるアナログ
電圧との差電圧をその電圧値に応じたディジタル値に変
換し、その変換されたディジタル値に基づいて前記変換
誤差補正値を設定することを特徴とする請求項８記載の
ディジタル／アナログ変換器の変換誤差低減化方法。9. The correction value setting step includes the steps of: determining an ideal analog voltage expected as an output voltage of the digital / analog converter with respect to an input external digital signal; and an analog voltage output from the digital / analog converter. 9. The conversion of the digital / analog converter according to claim 8, wherein the difference voltage is converted into a digital value corresponding to the voltage value, and the conversion error correction value is set based on the converted digital value. Error reduction method.
ジタル／アナログ変換器から出力されるアナログ電圧を
その電圧値に応じたディジタル値に変換し、前記外部デ
ィジタル信号のディジタル値と前記変換されたディジタ
ル値との差に基づいて前記変換誤差補正値を設定するこ
とを特徴とする請求項８記載のディジタル／アナログ変
換器の変換誤差低減化方法。10. The correction value setting step includes: converting an analog voltage output from the digital / analog converter into a digital value corresponding to the voltage value, and combining the digital value of the external digital signal with the converted digital value. 9. The method according to claim 8, wherein the conversion error correction value is set based on a difference from the conversion error.
ディジタル信号が取り得る複数のディジタル値に対して
の前記変換誤差が何れも許容値以下となるように前記変
換誤差補正値を設定することを特徴とする請求項８ない
し１０の何れかに記載のディジタル／アナログ変換器の
変換誤差低減化方法。11. The correction value setting step includes setting the conversion error correction value such that the conversion errors for a plurality of digital values that the external digital signal can take are all equal to or less than an allowable value. 11. The method for reducing a conversion error of a digital / analog converter according to claim 8, wherein:
の間、前記入力ステップ、補正値設定ステップおよび書
込ステップを繰り返し実行することを特徴とする請求項
８ないし１１の何れかに記載のディジタル／アナログ変
換器の変換誤差低減化方法。12. The method according to claim 8, wherein the input step, the correction value setting step, and the writing step are repeatedly performed until the conversion error becomes equal to or less than an allowable value. A method for reducing a conversion error of a digital / analog converter.
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|---|---|---|---|
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- 2000-04-26 JP JP2000126002A patent/JP2001308705A/en active Pending
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