JPH1049307A - A/d conversion device and d/a conversion device - Google Patents
A/d conversion device and d/a conversion deviceInfo
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- JPH1049307A JPH1049307A JP19895696A JP19895696A JPH1049307A JP H1049307 A JPH1049307 A JP H1049307A JP 19895696 A JP19895696 A JP 19895696A JP 19895696 A JP19895696 A JP 19895696A JP H1049307 A JPH1049307 A JP H1049307A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は入力されたアナログ
データをデジタルデータに変換するA/D変換装置及び
入力されたデジタルデータをアナログデータに変換する
D/A変換装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an A / D converter for converting input analog data into digital data and a D / A converter for converting input digital data into analog data.
【0002】[0002]
【従来の技術】各種の情報処理を行うコンピュータ等の
情報処理装置において、一般的に、情報処理対象のデー
タはデジタルデータである。したがって、測定値等の物
理量に対して情報処理を実施する場合は、測定されたア
ナログデータを情報処理装置が処理可能な規定ビット数
を有したデジタルデータへ変換する必要がある。また、
必要に応じてデジタルの演算結果を元のアナログデータ
に変換する必要がある。2. Description of the Related Art In an information processing apparatus such as a computer for performing various types of information processing, generally, data to be processed is digital data. Therefore, when performing information processing on a physical quantity such as a measured value, it is necessary to convert the measured analog data into digital data having a prescribed number of bits that can be processed by the information processing apparatus. Also,
It is necessary to convert the digital operation result to the original analog data as needed.
【0003】このようなデータ変換に用いられるA/D
変換装置又はD/A変換装置内には基準電圧源や分解能
に応じた多数の基準抵抗や多数の電圧比較器が組込まれ
ている。また、場合によっては、多数のウインドコンパ
レータが組込まれている場合がある。この基準抵抗、電
圧比較器及びウインドコンパレータの組込み数は変換装
置の分解能に対応する。すなわち、入出力されるデジタ
ルデータのビット数に対応する。A / D used for such data conversion
In the converter or the D / A converter, a number of reference resistors and a number of voltage comparators corresponding to a reference voltage source and resolution are incorporated. In some cases, a large number of window comparators may be incorporated. The number of built-in reference resistors, voltage comparators and window comparators corresponds to the resolution of the converter. That is, it corresponds to the number of bits of digital data input / output.
【0004】このようなA/D変換装置及びD/A変換
装置を製造する工場においては、製品を出荷する前に、
正しく変換されるように上述した各電子構成部品の出力
電圧や抵抗値の調整を実施して、変換後のデータにおけ
る量子化誤差を予め定められた許容限界値以下に制御し
ている。In a factory that manufactures such an A / D converter and a D / A converter, before shipping the product,
The output voltage and the resistance value of each electronic component described above are adjusted so as to be correctly converted, and the quantization error in the converted data is controlled to be equal to or less than a predetermined allowable limit.
【0005】しかしながら、A/D変換装置及びD/A
変換装置に組込まれている上述した各電子部品数は膨大
な数になる。例えば入出力されるデジタルデータのビッ
ト数が8ビットの場合は、各変換装置においては、アナ
ログ電圧を28 (=256)に分割する必要がある。し
たがって、調整作業に膨大な手間と時間が必要である。However, the A / D converter and the D / A
The number of the above-described electronic components incorporated in the conversion device is enormous. For example, when the number of bits of digital data to be input / output is 8 bits, it is necessary to divide the analog voltage into 2 8 (= 256) in each converter. Therefore, an enormous amount of labor and time are required for the adjustment work.
【0006】このような不都合を回避するためには、組
込まれる各電子部品自体の精度を向上させることが考え
られる。しかし、高い精度を有した電子部品は非常に高
価であり、変換装置全体の製造費が大幅に上昇する。In order to avoid such inconvenience, it is conceivable to improve the accuracy of each electronic component to be incorporated. However, electronic components having high accuracy are very expensive, and the manufacturing cost of the entire conversion device increases significantly.
【0007】このような不都合を解消するために、例え
ばA/D変換装置に組込まれるA/D変換器自体の上述
した精密な調整を省略して、A/D変換器で変換された
後のデジタルデータを補正するA/D変換装置が提唱さ
れている。In order to eliminate such inconvenience, for example, the above-described fine adjustment of the A / D converter itself incorporated in the A / D converter is omitted, and the A / D converter after the conversion by the A / D converter is omitted. An A / D converter for correcting digital data has been proposed.
【0008】すなわち、図5に示すA/D変換装置にお
いては、A/D変換器1の後段に補正メモリ2が設けら
れている。A/D変換器1は入力端子INにアナログデ
ータaが印加されると、このアナログデータaを例えば
規定ビット数である8ビット構成のデジタルデータbに
変換して、データ端子D0 〜D7 から出力する。このデ
ータ端子D0 〜D7 から出力された8ビットのデジタル
データbは補正メモリ2のアドレス端子A0 〜A7 にア
ドレス値として印加される。That is, in the A / D converter shown in FIG. 5, a correction memory 2 is provided at a stage subsequent to the A / D converter 1. When the analog data a is applied to the input terminal IN, the A / D converter 1 converts the analog data a into, for example, 8-bit digital data b having a specified number of bits and outputs the data from the data terminals D0 to D7. I do. The 8-bit digital data b output from the data terminals D0 to D7 is applied to the address terminals A0 to A7 of the correction memory 2 as address values.
【0009】この補正メモリ2内には、図6に示すよう
に、アドレス端子A0 〜A7 で指定可能な28 個の各ア
ドレス値に対応する各領域2aに、対応するデジタルデ
ータbの前記A/D変換器1の補正された正しいデジタ
ルデータである補正後デジタルデータcがそれぞれ記憶
されている。[0009] The correction memory 2, as shown in FIG. 6, the respective regions 2a corresponding to 2 8 each address value that can be specified by the address terminals A0 ~ A7, wherein A of the corresponding digital data b The corrected digital data c which is correct digital data corrected by the / D converter 1 is stored.
【0010】具体的には、例えば別途、基準電圧発生装
置を用いて28 種類のアナログの基準電圧をA/D変換
器1に印加して、その時にA/D変換器1から出力され
るデジタルデータに対応するアドレス値の領域に正しい
デジタルデータを補正後デジタルデータcとして別途デ
ータ書込装置を用いて書込む。この場合の補正メモリ2
の必要とする記憶容量は[28 ×8]ビットである。[0010] Specifically, for example separately, two eight reference voltage of the analog is applied to the A / D converter 1 with a reference voltage generator, is output from the A / D converter 1 at that time Correct digital data is written into the area of the address value corresponding to the digital data as corrected digital data c using a separate data writing device. Correction memory 2 in this case
Requires a storage capacity of [2 8 × 8] bits.
【0011】したがって、入力されたアナログデータa
はA/D変換器1でとりあえず規定ビット数を有したデ
ジタルデーデータbに変換された後、補正メモリ2で該
当デジタルデーデータbに対応する正しい補正後デジタ
ルデーデータcに置換えられて外部へ出力される。Therefore, the input analog data a
Is converted into digital data b having a prescribed number of bits by the A / D converter 1 and then replaced by the correct corrected digital data c corresponding to the digital data b in the correction memory 2 to the outside. Is output.
【0012】また、図7に示すA/D変換装置において
は、図5に示すA/D変換装置における補正メモリ2の
代りに、CPU等の演算処理機能を有した制御部3と補
正パラメータメモリ4とが組込まれている。In the A / D converter shown in FIG. 7, instead of the correction memory 2 in the A / D converter shown in FIG. 5, a control unit 3 having an arithmetic processing function such as a CPU and a correction parameter memory are used. 4 are incorporated.
【0013】補正パラメータメモリ4内には、A/D変
換器1から出力されたデジタルデータbを制御部3にお
ける演算処理によって正しいデジタルデータcに補正す
るための補正パラメータが記憶されている。The correction parameter memory 4 stores correction parameters for correcting the digital data b output from the A / D converter 1 to correct digital data c by the arithmetic processing in the control unit 3.
【0014】次に補正パラメータを説明する。図8は、
一般的なA/D変換器におけるアナログ入力値xとデジ
タル出力値yとの関係を示す図である。変換誤差が全く
ない理論変換特性は実線で示すようにy=xである。し
かし、基準電圧源や各基準抵抗の特性値のバラツキ等に
起因して、実測して得られた実測変換特性y1 =Ax+
Bは破線で示すように理論変換特性y=xに一致しな
い。Next, the correction parameters will be described. FIG.
FIG. 3 is a diagram illustrating a relationship between an analog input value x and a digital output value y in a general A / D converter. The theoretical conversion characteristic without any conversion error is y = x as shown by the solid line. However, due to variations in the characteristic value of the reference voltage source and each reference resistor, the actually measured conversion characteristic y 1 = Ax +
B does not match the theoretical conversion characteristic y = x as shown by the broken line.
【0015】したがって、アナログ入力値xにおける下
限値xmin 及び上限値xmax における理論変換特性y=
xからのデジタル出力値yにおける各オフセット誤差y
OFF1,yOFF2と、ゲイン誤差EG =Aとを補正パラメー
タとして補正パターメータとして補正パターメータメモ
リ4に予め書込まれている。Therefore, the theoretical conversion characteristic y at the lower limit value x min and the upper limit value x max at the analog input value x is
each offset error y in the digital output value y from x
OFF1 and yOFF2 and gain error E G = A are previously written in the correction parameter memory 4 as correction parameters as correction parameters.
【0016】制御部3内には、前記各補正パターメータ
yOFF1、yOFF2、EG を用いてデジタルデータbを補正
する補正プログラムが組込まれている。したがって、外
部から入力されたアナログデータaはA/D変換器1で
とりあえず規定ビット数を有したデジタルデータbに変
換された後、制御部3で補正プログラムを用いて正しい
デジタルデータcに補正されて外部へ出力される。[0016] In the control unit 3, correction program for correcting the digital data b using the respective correction parameters is y OFF1, y OFF2, E G is incorporated. Therefore, the analog data a input from the outside is first converted into digital data b having a prescribed number of bits by the A / D converter 1 and then corrected by the control unit 3 to correct digital data c using a correction program. Output to the outside.
【0017】[0017]
【発明が解決しようとする課題】しかしながら、図5及
び図7に示すA/D変換装置においても、まだ解消すべ
き次のような課題があった。図5に示すA/D変換装置
においては、補正メモリ2の必要とする記憶容量は、A
/D変換装置の分解能(変換後のデジタルデータのビッ
ト数)をnとすると、[2n ×n]ビットになり、製造
費が大幅に上昇する。例えば、8ビットの場合は約2K
ビット必要である。近年、情報処理装置で取扱うデータ
の分解能が8ビットから16ビットへと増大する傾向に
あるので、補正メモリ2の必要とする記憶容量が飛躍的
に増大し、製造費が大幅に増大する問題がある。However, the A / D converter shown in FIGS. 5 and 7 still has the following problems to be solved. In the A / D converter shown in FIG. 5, the storage capacity required of the correction memory 2 is A
Assuming that the resolution of the / D converter (the number of bits of the digital data after conversion) is n, the number of bits is [2 n × n] bits, which significantly increases the manufacturing cost. For example, about 2K for 8 bits
A bit is needed. In recent years, the resolution of data handled by the information processing apparatus has tended to increase from 8 bits to 16 bits, so that the storage capacity required by the correction memory 2 has increased dramatically, and the manufacturing cost has increased significantly. is there.
【0018】また、図7に示すA/D変換装置において
は、A/D変換器1で変換されたデジタルデータを制御
部3において、プログラム等のソフト的手段で繁雑な補
正式を用いてその都度補正しているので、A/D変換装
置としての変換処理速度が低下し、このA/D変換装置
が組込まれた情報処理装置全体の情報処理能率が低下す
る問題が生じる。In the A / D converter shown in FIG. 7, the digital data converted by the A / D converter 1 is converted into a digital signal by the control unit 3 using a complicated correction formula by software means such as a program. Since the correction is performed each time, the conversion processing speed of the A / D converter is reduced, and the information processing efficiency of the entire information processing apparatus incorporating the A / D converter is reduced.
【0019】なお、デジタルデータをアナログデータに
変換するD/A変換装置においても、上述したA/D変
換装置における問題とほぼ同様の問題が生じる。本発明
はこのような事情に鑑みてなされたものであり、A/D
変換器又はD/A変換器に対して入出力される規定ビッ
ト数のデジタルデータのうちの誤差部分のみを記憶保持
することによって、変換処理速度を低下することなく、
必要とする記憶容量を大幅に減少でき、小型軽量にかつ
製造費を節減できるA/D変換装置及びD/A変換装置
を提供することを目的とする。In the D / A converter for converting digital data into analog data, almost the same problems as those in the above-described A / D converter occur. The present invention has been made in view of such circumstances, and A / D
By storing and holding only the error portion of the digital data of the specified number of bits input / output to / from the converter or the D / A converter, the conversion processing speed is not reduced.
It is an object of the present invention to provide an A / D converter and a D / A converter that can significantly reduce the required storage capacity, are small and lightweight, and can reduce manufacturing costs.
【0020】[0020]
【課題を解決するための手段】上記課題を解消するため
に、本発明のA/D変換装置においては、入力されたア
ナログデータを規定ビット数のデジタルデータに変換し
て出力するA/D変換器と、このA/D変換器から出力
される規定ビット数の各デジタルデータがアドレス端子
に各アドレス値として印加され、この各アドレス値で指
定された各領域に、対応する各デジタルデータのA/D
変換器における各変換誤差値を規定ビット数より少ない
少数ビット数で記憶保持する誤差値メモリと、A/D変
換器から出力された規定ビット数のデジタルデータと、
誤差値メモリから読出された該当デジタルデータに対応
する少数ビット数の変換誤差値とを加減算して規定ビッ
ト数を有した補正後のデジタルデータとして外部へ出力
する加減算器とを備えている。In order to solve the above problems, an A / D converter according to the present invention converts an input analog data into a digital data having a specified number of bits and outputs the digital data. Digital data of a prescribed number of bits output from the A / D converter is applied to the address terminal as each address value, and the A of the corresponding digital data is assigned to each area specified by each address value. / D
An error value memory for storing and holding each conversion error value in the converter with a smaller number of bits smaller than the specified number of bits, digital data of a specified number of bits output from the A / D converter,
An adder / subtractor for adding / subtracting a conversion error value of a small number of bits corresponding to the digital data read from the error value memory and outputting the corrected digital data having a prescribed number of bits to the outside;
【0021】また、別の発明のD/A変換装置において
は、印加された規定ビット数のデジタルデータをアナロ
グデータに変換して外部へ出力するD/A変換器と、入
力される規定ビット数の各デジタルデータがアドレス端
子に各アドレス値として印加され、この各アドレス値で
指定された各領域に、対応する各デジタルデータのD/
A変換器における各変換誤差値を規定ビット数より少な
い少数ビット数で記憶保持する誤差値メモリと、入力さ
れた規定ビット数のデジタルデータと、誤差値メモリか
ら読出された該当デジタルデータに対応する少数ビット
数の変換誤差値とを加減算して規定ビット数を有した補
正後のデジタルデータとしてD/A変換器へ印加する加
減算器とを備えている。According to another aspect of the present invention, there is provided a D / A converter for converting digital data having an applied prescribed number of bits into analog data and outputting the same to the outside, and a prescribed number of inputted bits. Is applied as an address value to an address terminal, and the D / D of the corresponding digital data is applied to each area designated by the address value.
An error value memory for storing and holding each conversion error value in the A converter with a smaller number of bits smaller than the specified number of bits, digital data of the specified number of bits, and corresponding digital data read from the error value memory. An adder / subtractor for adding / subtracting a conversion error value of a small number of bits and applying the corrected digital data having a prescribed number of bits to a D / A converter.
【0022】このように構成されたA/D変換装置にお
いて、誤差値メモリ内には、A/D変換器でアナログデ
ータから変換される各デジタルデータ毎に、補正後の規
定ビット数を有した正しいデジタルデータではなくて、
正しいデジタルデータに対する規定ビット数より少ない
少数ビット数の変換誤差値のみが記憶保持されている。
したがって、必要とする記憶容量を低減できる。In the A / D converter configured as described above, the error value memory has a prescribed number of corrected bits for each digital data converted from analog data by the A / D converter. Not the right digital data,
Only the conversion error value of a smaller number of bits than the specified number of bits for the correct digital data is stored and held.
Therefore, the required storage capacity can be reduced.
【0023】入力されたアナログデータはA/D変換器
でとりあえず規定ビット数を有したデジタルデータに変
換される。そして、このデジタルデータと誤差値メモリ
から読出した該当デジタルデータの変換誤差値とが加減
算されて最終的に規定ビット数を有する補正後のデジタ
ルデータとして外部へ出力される。The input analog data is first converted into digital data having a specified number of bits by an A / D converter. Then, the digital data and the conversion error value of the digital data read from the error value memory are added and subtracted, and finally output to the outside as corrected digital data having a specified number of bits.
【0024】規定ビット数のデジタルデータと少数ビッ
ト数の変換誤差値とを加減算する加減算器は簡単なゲー
トアレイ等のハード部品で構成できるので、演算処理速
度が低下することはない。Since the adder / subtracter for adding / subtracting the digital data of a prescribed number of bits and the conversion error value of a small number of bits can be constituted by a simple hardware component such as a gate array, the processing speed does not decrease.
【0025】その結果、変換処理速度を低下する事な
く、必要とする記憶容量を大幅に減少できる。また、本
発明のD/A変換装置においては、誤差値メモリ内に
は、D/A変換器でアナログデータへ変換される各デジ
タルデータ毎に、補正後の規定ビット数を有した正しい
デジタルデータではなくて、正しいデジタルデータに対
する規定ビット数より少ない少数ビット数の変換誤差値
のみが記憶保持されている。したがって、先に説明して
A/D変換装置と同様に、必要とする記憶容量を低減で
きる。As a result, the required storage capacity can be greatly reduced without lowering the conversion processing speed. Further, in the D / A converter of the present invention, the error value memory stores, for each digital data converted into analog data by the D / A converter, correct digital data having a specified number of bits after correction. Instead, only the conversion error value of a smaller number of bits than the specified number of bits for the correct digital data is stored and held. Therefore, similarly to the A / D converter described above, the required storage capacity can be reduced.
【0026】入力された規定ビット数を有したデジタル
データのD/A変換器における変換誤差が誤差値メモリ
から読出されて、元のデジタルデータに加減算されてD
/A変換器に印加される。すなわち、D/A変換器にお
ける変換誤差を見越して逆方向に補正された規定ビット
数のデジタルデータがD/A変換器へ印加される。その
結果、D/A変換器から補正後の正しいアナログデータ
が出力される。The conversion error of the input digital data having the specified number of bits in the D / A converter is read out from the error value memory, and is added to or subtracted from the original digital data to obtain D.
/ A converter. That is, the digital data of the specified number of bits corrected in the reverse direction in anticipation of the conversion error in the D / A converter is applied to the D / A converter. As a result, the corrected analog data is output from the D / A converter.
【0027】[0027]
【発明の実施の形態】以下本発明の各実施形態を図面を
用いて説明する。 (第1実施形態)図1は第1実施形態に係わるA/D変
換装置の概略構成を示すブロック図である。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIG. 1 is a block diagram showing a schematic configuration of an A / D converter according to a first embodiment.
【0028】このA/D変換装置10は、大きく分け
て、基準電圧源や複数の基準抵抗や複数の電圧比較器等
から構成された通常のA/D変換器11と、例えばE2
PROM等で形成された誤差値メモリ12と、ゲートア
レイ等の一つのハード部品で形成された加減算器13と
で構成されている。[0028] The A / D converter 10 mainly includes a conventional A / D converter 11 which is composed of a reference voltage source and a plurality of reference resistors and a plurality of voltage comparators, etc., for example, E 2
It comprises an error value memory 12 formed of a PROM or the like, and an adder / subtractor 13 formed of one hardware component such as a gate array.
【0029】A/D変換器11は入力端子INに外部か
らアナログデータa1 が印加されると、このアナログデ
ータa1 を例えば規定ビット数である8ビット構成のデ
ジタルデータb1 に変換して、データ端子D0 〜D7 か
ら出力する。このデータ端子D0 〜D7 から出力された
8ビットのデジタルデータb1 は加減算器13の入力端
Aのデータ端子D0 〜D7 に印加されると共に、誤差値
メモリ12のアドレス端子A0 〜A7 にアドレス値とし
て印加される。When the analog data a 1 is externally applied to the input terminal IN, the A / D converter 11 converts the analog data a 1 into, for example, 8-bit digital data b 1 having a specified number of bits. , And output from the data terminals D0 to D7. With this 8-bit output from the data terminal D0 -D7 digital data b 1 is applied to the data terminal D0 -D7 of the input terminal A of the adder-subtractor 13, the address value to the address terminals A0 ~ A7 of the error value memory 12 Is applied.
【0030】この誤差値メモリ12内には、図2に示す
ように、アドレス端子A0 〜A7 で指定可能な28 個の
各アドレス値に対応する各領域12aに、対応するデジ
タルデータb1 の前記A/D変換器11における規定ビ
ット数8より少ない少数ビット数4で表される変換誤差
値e1 がそれぞれ記憶されている。[0030] The error value memory 12, as shown in FIG. 2, each region 12a corresponding to 2 8 each address value that can be specified by the address terminals A0 ~ A7, the corresponding digital data b 1 A conversion error value e 1 represented by a small number of bits 4 smaller than the specified number of bits 8 in the A / D converter 11 is stored.
【0031】具体的には、例えば、別途、基準電圧発生
装置を用いて28 種類のアナログの基準電圧をA/D変
換器11に印加して、その時にA/D変換器11から出
力されるデジタルデータb1 と印加した基準電圧に対応
する正しい8ビットのデジタルデータとの間の変換誤差
値e1 を別途例えばコンピュータからなる誤差演算装置
14を用いて算出する。[0031] Specifically, for example, are output separately, two eight reference voltage of the analog with a reference voltage generator is applied to the A / D converter 11, the A / D converter 11 at that time that is calculated by using separate example an error calculation unit 14 comprising a computer conversion error value e 1 between the digital data b 1 and right 8-bit digital data corresponding to the applied reference voltage.
【0032】誤差演算装置14は、この算出した4ビッ
トの各変換誤差値e1 を、ROMライター15を用い
て、誤差値メモリ12の各デジタルデータb1 に対応す
る各領域12aに書込む。なお、各変換誤差値e1 の誤
差値メモリ12の各領域12aに対する書込処理が終了
すると、A/D変換装置10はROMライター15から
取外される。The error calculator 14 writes the calculated 4-bit conversion error value e 1 into each area 12 a of the error value memory 12 corresponding to each digital data b 1 using the ROM writer 15. When the process of writing each conversion error value e 1 into each area 12 a of the error value memory 12 is completed, the A / D converter 10 is removed from the ROM writer 15.
【0033】したがって、誤差値メモリ12はアドレス
端子A0 〜A7 にA/D変換器12から出力されたデジ
タルデータb1 が印加されると、データ端子D0 〜D3
から該当デジタルデータb1 に対応する4ビットの変換
誤差値e1 を出力する。誤差値メモリ12から出力され
た4ビットの変換誤差値e1 は、加減算器13の入力端
Bのデータ端子D0 〜D7 のうちの下位4ビットのデー
タ端子D0 〜D3 へ印加される。[0033] Thus, when the digital data b 1 error value memory 12 is output from the A / D converter 12 to the address terminals A0 ~ A7 are applied, the data terminal D0 to D3
Outputs a 4-bit conversion error value e 1 corresponding to the digital data b 1 . Conversion error value e 1 of 4 bits output from the error value memory 12 is applied to the low-order 4 bits of the data terminals D0 to D3 of the data terminals D0 -D7 of the input terminal B of the adder-subtracter 13.
【0034】ゲートアレイ等の一つのハード部品で形成
された加減算器13は、入力端Aのデータ端子D0 〜D
7 に印加されている規定ビット数8のデジタルデータb
1 と入力端Bの下位4ビットのデータ端子D0 〜D3 に
印加されている少数ビット数4の変換誤差値e1 を例え
ば加算して、規定ビット数8を有する正しいデジタルデ
ータを得て、出力端Cの各データ端子D0 〜D7 から補
正後のデジタルデータc1 として出力する。An adder / subtractor 13 formed of one hardware component such as a gate array has data terminals D0 to D at an input terminal A.
7 digital data b having a specified number of bits applied to 7
By adding, for example, 1 and the conversion error value e1 of the small number of bits 4 applied to the data terminals D0 to D3 of the lower 4 bits of the input terminal B, correct digital data having the specified number of bits 8 is obtained and output. outputs as digital data c 1 corrected from each data terminal D0 -D7 end C.
【0035】したがって、入力されたアナログデータa
1 はA/D変換器11でとりあえず規定ビット数を有し
たデジタルデータb1 に変換された後、加減算器13で
該当デジタルデータb1 に対応する正しい補正後のデジ
タルデータc1 に補正されて外部へ出力される。Therefore, the input analog data a
1 is first converted into digital data b 1 having a prescribed number of bits by the A / D converter 11 and then corrected by the adder / subtractor 13 to correct corrected digital data c 1 corresponding to the digital data b 1. Output to the outside.
【0036】このように構成されたA/D変換装置10
においては、誤差値メモリ12内には、A/D変換器1
1でアナログデータa1 から変換される各デジタルデー
タb1 毎に、補正後の規定ビット数8を有した正しいデ
ジタルデータではなくて、正しいデジタルデータに対す
る規定ビット数8より少ない少数ビット数4の変換誤差
値e1 のみが記憶保持されている。したがって、必要と
する記憶容量を低減できる。The A / D converter 10 thus configured
, The A / D converter 1 is stored in the error value memory 12.
For each digital data b 1 converted from the analog data a 1 by 1, instead of the correct digital data having the corrected specified number of bits 8, the digital data b 1 has a smaller number of bits 4 smaller than the specified number 8 of the correct digital data. only conversion error value e 1 is stored and held. Therefore, the required storage capacity can be reduced.
【0037】一般的に、A/D変換器11から出力され
る各デジタルデータb1 の正しい各デジタルデータに対
する変換誤差率(%)は、A/D変換器11に組込まれ
る前述した各電子部品がたとえ安価な一般的な部品であ
ったとしても、5%を越えることはない。Generally, the conversion error rate (%) of each digital data b 1 output from the A / D converter 11 with respect to the correct digital data is determined by the above-mentioned electronic components incorporated in the A / D converter 11. However, even if it is a cheap general part, it does not exceed 5%.
【0038】この5%の変換誤差率を、例えば8の規定
ビット数を有したデジタルデータのビット数に変換する
と、絶対的な誤差量は下式となる。 28 ×0.05=256×0.05=12.8 この12.8は整数で示すと最大13になり、最大13
の数値は4ビットで表すことができるので、誤差値メモ
リ12の必要とする記憶容量を、8ビットの規定ビット
数の補正デジタルデータcを記憶した図6に示す従来の
補正メモリ2の必要とする記憶容量に比較して約半分に
低減できる。When the conversion error rate of 5% is converted into the number of bits of digital data having a specified number of bits of 8, for example, the absolute error amount is as follows. 2 8 × 0.05 = 256 × 0.05 = 12.8 This 12.8 is a maximum of 13 when represented by an integer, and is a maximum of 13
Can be represented by 4 bits, so that the storage capacity required by the error value memory 12 is reduced by the required amount of the conventional correction memory 2 shown in FIG. Storage capacity can be reduced by about half.
【0039】A/D変換装置10の必要とする分解能が
8ビットから16ビットへ、さらに32,64へと増加
するに従って節約できる記憶容量が増大し、A/D変換
装置10全体の製造費をさらに節減できる。As the required resolution of the A / D converter 10 increases from 8 bits to 16 bits and further to 32 and 64, the storage capacity that can be saved increases, and the manufacturing cost of the entire A / D converter 10 decreases. Further savings can be made.
【0040】また、規定ビット数のデジタルデータb1
と少数ビット数の変換誤差値e1 とを加減算する加減算
器13は簡単なゲートアレイの一つのハード部品で構成
できるので、演算処理速度が低下することはない。Also, digital data b 1 of a specified number of bits
Since the adder / subtractor 13 for adding / subtracting the conversion error value e 1 of a small number of bits can be constituted by a single hardware component of a simple gate array, the operation processing speed does not decrease.
【0041】その結果、A/D変換装置10全体とし
て、変換処理速度を低下することなく、必要とする記憶
容量を大幅に減少できる。なお、本発明は上述した第1
実施形態に限定されるものではない。第1実施形態にお
いては、規定ビット数を8としたが、A/D変換装置1
0として要求される分解能に応じて任意に設定できる。As a result, the required storage capacity of the A / D converter 10 as a whole can be greatly reduced without lowering the conversion processing speed. Note that the present invention relates to the first
It is not limited to the embodiment. In the first embodiment, the specified number of bits is set to 8, but the A / D converter 1
It can be set arbitrarily according to the resolution required as 0.
【0042】さらに、誤差値メモリ12に設定される各
変換誤差e1 のビット数も4に限定されるものではな
い。A/D変換器11の変換誤差率(%)に応じて変更
することも可能である。例えば、変換誤差率(%)が1
%の場合は2ビットでよい。この場合は、必要とする記
憶容量をさらに節減できる。Further, the number of bits of each conversion error e 1 set in the error value memory 12 is not limited to four. It can be changed according to the conversion error rate (%) of the A / D converter 11. For example, if the conversion error rate (%) is 1
In the case of%, 2 bits are sufficient. In this case, the required storage capacity can be further reduced.
【0043】(第2実施形態)図3は本発明の第2実施
形態に係わるD/A変換装置の概略構成を示すブロック
図である。(Second Embodiment) FIG. 3 is a block diagram showing a schematic configuration of a D / A converter according to a second embodiment of the present invention.
【0044】このD/A変換装置20は、大きく分け
て、基準電圧源や複数の基準抵抗器等から構成された通
常のD/A変換器21と、例えばE2 PROM等で形成
された誤差値メモリ22と、ゲートアレイ等の一つのハ
ード部品で形成された加減算器23とで構成されてい
る。The D / A converter 20 is roughly divided into an ordinary D / A converter 21 composed of a reference voltage source and a plurality of reference resistors, and an error formed by, for example, an E 2 PROM. It comprises a value memory 22 and an adder / subtractor 23 formed of one hardware component such as a gate array.
【0045】D/A変換器21はデータ端子D0 〜D7
に規定ビット数である8ビット構成のデジタルデータc
2 が印加されると、このデジタルデータc2 をアナログ
データa2 に変換して出力端子OUTから外部へ出力す
る。The D / A converter 21 has data terminals D0 to D7.
8 bits of digital data c having the prescribed number of bits
When 2 is applied, the digital data c 2 is converted into analog data a 2 and output from the output terminal OUT to the outside.
【0046】一方、外部から入力された8の規定ビット
数を有したデジタルデーテb2 は加減算器23の入力端
Aのデータ端子D0 〜D7 に印加されると共に、誤差値
メモリ22のアドレス端子A0 〜A7 にアドレス値とし
て印加される。On the other hand, the digital data b 2 having a specified number of bits of 8 inputted from the outside is applied to the data terminals D 0 to D 7 of the input terminal A of the adder / subtractor 23 and the address terminal A 0 of the error value memory 22. To A7 as an address value.
【0047】この誤差値メモリ22内には、図4に示す
ように、アドレス端子A0 〜A7 で指定可能な28 個の
各アドレス値に対応する各領域12aに、対応するデジ
タルデータb2 の前記D/A変換器21における規定ビ
ット数8より少ない少数ビット数4で表される変換誤差
値e2 がそれぞれ記憶されている。[0047] The error value memory 22, as shown in FIG. 4, the respective regions 12a corresponding to 2 8 each address value that can be specified by the address terminals A0 ~ A7, the corresponding digital data b 2 A conversion error value e 2 represented by a smaller number of bits 4 smaller than the specified number of bits 8 in the D / A converter 21 is stored.
【0048】具体的には、例えば、別途、基準電圧発生
装置を用いて28 種類のデジタルの基準電圧をD/A変
換器21に印加して、その時にD/A変換器21から出
力されるアナログデータに対応する8ビット構成の誤差
を含んだデジタルデータと先に印加した8ビット構成の
正しいデジタルデータとの間の変換誤差値e2 を別途例
えばコンピュータからなる誤差演算装置24を用いて算
出する。[0048] Specifically, for example, are output separately, two eight digital reference voltage using the reference voltage generator is applied to the D / A converter 21, a D / A converter 21 at that time The conversion error value e 2 between the digital data including an error of 8 bits corresponding to the analog data to be converted and the correct digital data of 8 bits previously applied is separately calculated using an error calculating device 24 composed of, for example, a computer. calculate.
【0049】誤差演算装置24は、この算出した4ビッ
トの各変換誤差値e2 を、ROMライター25を用い
て、各デジタルデータb2 に対応する各領域22aに書
込む。なお、各変換誤差値e2 の誤差値メモリ22の各
領域22aに対する書込処理が終了すると、D/A変換
装置20はROMライター25から取外される。The error calculation device 24 writes the calculated 4-bit conversion error value e 2 into each area 22 a corresponding to each digital data b 2 using the ROM writer 25. Incidentally, the writing process for each area 22a of the error value memory 22 for each conversion error value e 2 is finished, D / A converter 20 is removed from the ROM writer 25.
【0050】したがって、誤差値メモリ22はアドレス
端子A0 〜A7 に外部から入力されたデジタルデータb
2 が印加されると、データ端子D0 〜D3 から該当デジ
タルデータb2 に対応する4ビットの変換誤差値e2 を
出力する。誤差値メモリ22から出力された4ビットの
変換誤差値e2 は、加減算器23の入力端Bのデータ端
子D0 〜D7 のうちの下位4ビットのデータ端子D0 〜
D3 へ印加される。Therefore, the error value memory 22 stores the digital data b input from the outside to the address terminals A0 to A7.
When 2 is applied, and outputs the converted error value e 2 of 4 bits corresponding from the data terminal D0 to D3 to the corresponding digital data b 2. Converting the error value e 2 of 4 bits output from the error value memory 22, the lower 4 bits of the data terminals D0 ~ of the data terminals D0 -D7 of the input terminal B of the subtracter 23
D3.
【0051】ゲートアレイ等の一つのハード部品で形成
された加減算器23は、入力端Aのデータ端子D0 〜D
7 に印加されている規定ビット数8のデジタルデータb
2 と入力端Bの下位4ビットのデータ端子D0 〜D3 に
印加されている少数ビット数の変換誤差値e2 とを例え
ば加算して、規定ビット数8を有するデジタルデータc
2 を得て、出力端Cの各データ端子D0 〜D7 から次の
D/A変換器21のデータ端子D0 〜D7 へ送出する。The adder / subtractor 23 formed of one hardware component such as a gate array has data terminals D0 to D at the input terminal A.
7 digital data b having a specified number of bits applied to 7
2 and the input end lower 4 bits of a conversion error value e 2 of a few number of bits that are applied to the data terminal D0 to D3 for example by adding the B, digital data c with a defined bit number 8
2 is obtained and transmitted from the data terminals D0 to D7 of the output terminal C to the next data terminals D0 to D7 of the D / A converter 21.
【0052】D/A変換器21は入力されたデジタルデ
ータc2 をアナログデータa2 へ変換して外部へ出力す
ねる。したがって、入力されたデジタルデータb2 は誤
差値メモリ22に記憶された変換誤差値e2 を用いて、
加減算器23において、D/A変換器21における変換
誤差を見越して予め逆方向に補正されたデジタルデータ
c2 となる。その結果、D/A変換器21から補正後の
正しいアナログデータa2 が出力される。The D / A converter 21 converts the input digital data c 2 into analog data a 2 and outputs it to the outside. Therefore, the input digital data b 2 is calculated using the conversion error value e 2 stored in the error value memory 22.
In subtracter 23, the digital data c 2 which is previously corrected in the opposite direction in anticipation conversion errors in D / A converter 21. As a result, correct analog data a 2 of the corrected from the D / A converter 21 is outputted.
【0053】このように構成されたD/A変換装置20
においては、誤差値メモリ22内には、入力される規定
ビット数のデジタルデータb2 の取り得る28 個の各値
に対して、D/A変換器21における変換誤差を見越し
た変換誤差e2 が記憶されている。この変換誤差e2 の
必要とするビット数は、図1に示すA/D変換装置10
の変換誤差e1 と同様に、多くて4ビットである。The D / A converter 20 constructed as described above
In, the error value memory 22, for two eight respective possible values specified number of bits of the digital data b 2 input, conversion error e in anticipation of the conversion error in the D / A converter 21 2 is stored. The number of bits required by the conversion error e 2 is determined by the A / D converter 10
Is at most 4 bits, like the conversion error e 1 of
【0054】したがって、図1に示すA/D変換装置1
0と同様に、誤差値メモリ22の必要とする記憶容量を
大幅に減少できる。さらに、図1に示すA/D変換装置
10の加減算器13と同様に、この第2実施形態の加減
算器23も、簡単なゲートアレイの一つのハード部品で
構成できるので、演算処理速度が低下することはない。Therefore, the A / D converter 1 shown in FIG.
Like 0, the required storage capacity of the error value memory 22 can be greatly reduced. Further, similarly to the adder / subtractor 13 of the A / D converter 10 shown in FIG. 1, the adder / subtractor 23 of the second embodiment can be constituted by one hardware component of a simple gate array, so that the arithmetic processing speed is reduced. I will not do it.
【0055】その結果、D/A変換装置20全体とし
て、変換処理速度を低下することなく、必要とする記憶
容量を大幅に減少できる。なお、この第2実施形態にお
いても、規定ビット数及び変換誤差値e2 のビット数を
必要に応じて任意の値に変更できることは言うまでもな
い。As a result, the required storage capacity of the D / A converter 20 as a whole can be greatly reduced without lowering the conversion processing speed. Also in the second embodiment, it is needless to say that can be changed to any value as needed number of bits defining the number of bits and a conversion error value e 2.
【0056】[0056]
【発明の効果】以上説明したように、本発明のA/D変
換装置及びD/A変換装置においては、A/D変換器又
はD/A変換器に対して出力又は入力される規定ビット
数のデジタルデータのうちの規定ビット数より少ないビ
ット数の誤差部分のみを誤差値メモリに記憶保持して、
簡単なハード構成の加減算器でこの記憶保持した変換誤
差値を変換された後又は変換前の規定ビット数を有した
デジタルデータに加減算して、正しいデジタルデータ又
は正しいアナログデータを得ている。したがって、変換
装置としての変換処理速度を低下することなく、必要と
する記憶容量を大幅に減少でき、小型軽量に形成でき、
かつ製造費を節減できる。As described above, in the A / D converter and the D / A converter of the present invention, the prescribed number of bits output or input to the A / D converter or the D / A converter Only the error portion of the digital data of the number of bits smaller than the specified number of bits is stored and held in the error value memory,
The conversion error value stored and held by the adder / subtractor having a simple hardware configuration is added to or subtracted from the digital data having a specified number of bits after conversion or before conversion to obtain correct digital data or correct analog data. Therefore, the required storage capacity can be significantly reduced without reducing the conversion processing speed as a conversion device, and the conversion device can be formed small and lightweight.
In addition, manufacturing costs can be reduced.
【図1】 本発明の第1実施形態に係わるA/D変換装
置の概略構成を示すブロック図FIG. 1 is a block diagram showing a schematic configuration of an A / D converter according to a first embodiment of the present invention;
【図2】 同A/D変換装置に組込まれた誤差値メモリ
の記憶内容を示す図FIG. 2 is a diagram showing storage contents of an error value memory incorporated in the A / D converter.
【図3】 本発明の第2実施形態に係わるD/A変換装
置の概略構成を示すブロック図FIG. 3 is a block diagram showing a schematic configuration of a D / A conversion device according to a second embodiment of the present invention.
【図4】 同D/A変換装置に組込まれた誤差値メモリ
の記憶内容を示す図FIG. 4 is a diagram showing storage contents of an error value memory incorporated in the D / A converter.
【図5】 従来のA/D変換装置の概略構成を示すブロ
ック図FIG. 5 is a block diagram showing a schematic configuration of a conventional A / D converter.
【図6】 同A/D変換装置に組込まれた補正メモリの
記憶内容を示す図FIG. 6 is a diagram showing storage contents of a correction memory incorporated in the A / D converter.
【図7】 従来の他のA/D変換装置の概略構成を示す
ブロック図FIG. 7 is a block diagram showing a schematic configuration of another conventional A / D converter.
【図8】 同A/D変換装置の補正パラメータメモリに
記憶された補正パラメータの算出手順を示す図FIG. 8 is a view showing a calculation procedure of a correction parameter stored in a correction parameter memory of the A / D converter.
10…A/D変換装置 11…A/D変換器 12,22…誤差値メモリ 13,23…加減算器 20…D/A変換器 21…D/A変換器 DESCRIPTION OF SYMBOLS 10 ... A / D converter 11 ... A / D converter 12,22 ... Error value memory 13,23 ... Adder / subtractor 20 ... D / A converter 21 ... D / A converter
───────────────────────────────────────────────────── フロントページの続き (72)発明者 只野 宏行 東京都港区南麻布五丁目10番27号 アンリ ツ株式会社内 (72)発明者 前田 洋一 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 (72)発明者 山野 誠一 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 (72)発明者 土屋 勝 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hiroyuki Tadano 5-10-27 Minamiazabu, Minato-ku, Tokyo Anritsu Corporation (72) Inventor Yoichi Maeda 3-9-1-2 Nishishinjuku, Shinjuku-ku, Tokyo Japan Inside Telegraph and Telephone Corporation (72) Inventor Seiichi Yamano 3-19-2 Nishi-Shinjuku, Shinjuku-ku, Tokyo Japan Inside Telegraph and Telephone Corporation (72) Masaru Tsuchiya 3-192-1, Nishi-Shinjuku, Shinjuku-ku, Tokyo Japan Telegraph and Telephone Corporation
Claims (2)
数のデジタルデータに変換して出力するA/D変換器(1
1)と、 このA/D変換器から出力される規定ビット数の各デジ
タルデータがアドレス端子に各アドレス値として印加さ
れ、この各アドレス値で指定された各領域に、対応する
各デジタルデータの前記A/D変換器における各変換誤
差値を前記規定ビット数より少ない少数ビット数で記憶
保持する誤差値メモリ(12)と、 前記A/D変換器から出力された規定ビット数のデジタ
ルデータと、前記誤差値メモリから読出された該当デジ
タルデータに対応する少数ビット数の変換誤差値とを加
減算して規定ビット数を有した補正後のデジタルデータ
として外部へ出力する加減算器(13)とを備えたA/D変
換装置。An A / D converter (1) that converts input analog data into digital data having a prescribed number of bits and outputs the digital data.
1), each digital data of a specified number of bits output from this A / D converter is applied to each address terminal as each address value, and each area of the corresponding digital data is assigned to each area designated by each address value. An error value memory (12) for storing and holding each conversion error value in the A / D converter with a smaller number of bits smaller than the specified number of bits; and a digital data of a specified number of bits output from the A / D converter. An adder / subtractor (13) for adding and subtracting a conversion error value of a small number of bits corresponding to the digital data read from the error value memory and outputting the result as corrected digital data having a specified number of bits to the outside. A / D converter provided.
タをアナログデータに変換して外部へ出力するD/A変
換器(21)と、 入力される規定ビット数の各デジタルデータがアドレス
端子に各アドレス値として印加され、この各アドレス値
で指定された各領域に、対応する各デジタルデータの前
記D/A変換器における各変換誤差値を前記規定ビット
数より少ない少数ビット数で記憶保持する誤差値メモリ
(22)と、 入力された規定ビット数のデジタルデータと、前記誤差
値メモリから読出された該当デジタルデータに対応する
少数ビット数の変換誤差値とを加減算して規定ビット数
を有した補正後のデジタルデータとして前記D/A変換
器へ印加する加減算器(23)とを備えたD/A変換装置。2. A D / A converter (21) for converting applied digital data of a prescribed number of bits into analog data and outputting the same to the outside, and each digital data of a prescribed number of bits inputted to an address terminal. An error that is applied as an address value and stores and holds each conversion error value of the corresponding digital data in the D / A converter with a smaller number of bits than the specified number of bits in each area specified by each address value. Value memory
(22), the corrected digital data having the specified number of bits by adding and subtracting the input specified digital data of the specified number of bits and the conversion error value of the small number of bits corresponding to the digital data read from the error value memory. And an adder / subtractor (23) for applying the digital data to the D / A converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19895696A JPH1049307A (en) | 1996-07-29 | 1996-07-29 | A/d conversion device and d/a conversion device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19895696A JPH1049307A (en) | 1996-07-29 | 1996-07-29 | A/d conversion device and d/a conversion device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1049307A true JPH1049307A (en) | 1998-02-20 |
Family
ID=16399741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19895696A Pending JPH1049307A (en) | 1996-07-29 | 1996-07-29 | A/d conversion device and d/a conversion device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1049307A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2002078402A1 (en) * | 2001-03-23 | 2004-07-15 | 三菱電機株式会社 | Discharge lamp lighting device |
JP2012049782A (en) * | 2010-08-26 | 2012-03-08 | Toppan Printing Co Ltd | Sequential comparison type ad converter |
WO2013042313A1 (en) * | 2011-09-20 | 2013-03-28 | パナソニック株式会社 | Da converter device and sound system |
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1996
- 1996-07-29 JP JP19895696A patent/JPH1049307A/en active Pending
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