JPH05275633A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05275633A JPH05275633A JP4068783A JP6878392A JPH05275633A JP H05275633 A JPH05275633 A JP H05275633A JP 4068783 A JP4068783 A JP 4068783A JP 6878392 A JP6878392 A JP 6878392A JP H05275633 A JPH05275633 A JP H05275633A
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- Japan
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- collector
- transistor
- conductivity type
- base region
- semiconductor substrate
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Abstract
(57)【要約】
【目的】二層のポリシリコン層により自己整合的に形成
される高速トランジスタのプロセスと整合のとれた高集
積で高速なＩＩＬを提供することにある。 【構成】Ｐ型シリコン基板１１上にＮ+ 型の埋め込み層
１２、Ｎ型のエピタキシャル層１３が順次形成される。
該エピタキシャル層１３上に形成されたＰ+ 型ポリシリ
コン膜１５から、熱処理により不純物が拡散しＰ+ 型領
域１８となる。シリコン酸化膜１７が開口されたＩＩＬ
のコレクタ領域のみに、イオン注入によりＰ- 型領域２
０が形成され、Ｎ+ 型ポリシリコン膜２１より自己整合
的にＮ+ 型領域２２が形成される。
される高速トランジスタのプロセスと整合のとれた高集
積で高速なＩＩＬを提供することにある。 【構成】Ｐ型シリコン基板１１上にＮ+ 型の埋め込み層
１２、Ｎ型のエピタキシャル層１３が順次形成される。
該エピタキシャル層１３上に形成されたＰ+ 型ポリシリ
コン膜１５から、熱処理により不純物が拡散しＰ+ 型領
域１８となる。シリコン酸化膜１７が開口されたＩＩＬ
のコレクタ領域のみに、イオン注入によりＰ- 型領域２
０が形成され、Ｎ+ 型ポリシリコン膜２１より自己整合
的にＮ+ 型領域２２が形成される。
Description
【０００１】
【産業上の利用分野】本発明は高速バイポ−ラ型半導体
集積回路に関し、特に高速ロジック回路や高周波アナロ
グ回路に共存する大規模ロジック回路に関するものであ
る。
集積回路に関し、特に高速ロジック回路や高周波アナロ
グ回路に共存する大規模ロジック回路に関するものであ
る。
【０００２】
【従来の技術】ＩＩＬ（Integrated Injection Logic）
は、素子分離が不要なことから高集積であるのに加え、
高速、低消費電力性のバイポ−ラロジックである。しか
もＩＩＬの形成はバイポ−ラトランジスタのプロセスを
利用するため、ＥＣＬ、ＴＴＬ等のロジック回路やアナ
ログ回路等と同一チップ上に容易に共存可能であり、多
機能な集積回路を形成できる。
は、素子分離が不要なことから高集積であるのに加え、
高速、低消費電力性のバイポ−ラロジックである。しか
もＩＩＬの形成はバイポ−ラトランジスタのプロセスを
利用するため、ＥＣＬ、ＴＴＬ等のロジック回路やアナ
ログ回路等と同一チップ上に容易に共存可能であり、多
機能な集積回路を形成できる。
【０００３】図１４に従来のＩＩＬの構造断面図を示
す。先ず、Ｐ型のシリコン基板１０１上にＮ+ 型の埋め
込み層１０２が形成され、該埋め込み層１０２上にＮ型
のエピタキシャル層１０３を成長させる。選択酸化法に
よりフィ−ルド酸化膜１０４、選択イオン注入法により
Ｐ- 領域１０６が形成される。その後、基板上に絶縁膜
１０５が形成される。次に、それぞれ該絶縁膜１０５を
開孔し、イオン注入法等によりインジェクタ領域となる
Ｐ+ 領域１０７、ベ−ス引き出し領域となるＰ+ 領域１
０８及びコレクタ−領域となるＮ+ 領域１０９が形成さ
れる。最後に、Ｐ+ 領域１０７、Ｐ+ 領域１０８及びＮ
+ 領域１０９とコンタクトをとるように、それぞれ金属
配線層１１０が被着される。
す。先ず、Ｐ型のシリコン基板１０１上にＮ+ 型の埋め
込み層１０２が形成され、該埋め込み層１０２上にＮ型
のエピタキシャル層１０３を成長させる。選択酸化法に
よりフィ−ルド酸化膜１０４、選択イオン注入法により
Ｐ- 領域１０６が形成される。その後、基板上に絶縁膜
１０５が形成される。次に、それぞれ該絶縁膜１０５を
開孔し、イオン注入法等によりインジェクタ領域となる
Ｐ+ 領域１０７、ベ−ス引き出し領域となるＰ+ 領域１
０８及びコレクタ−領域となるＮ+ 領域１０９が形成さ
れる。最後に、Ｐ+ 領域１０７、Ｐ+ 領域１０８及びＮ
+ 領域１０９とコンタクトをとるように、それぞれ金属
配線層１１０が被着される。
【０００４】図１４に示されるＩＩＬは、通常のバイポ
−ラプロセスにＮＰＮトランジスタのベ−ス領域となる
Ｐ- 領域１０６をイオン注入法等により形成する工程を
追加するのみで容易に形成できる。しかしながら、ＩＩ
Ｌのゲ−トはＮＰＮトランジスタを逆方向に使用してお
り高速化に不利であり、さらに、ＮＰＮトランジスタの
エミッタ・ベ−ス間、つまりＮ型のエピタキシャル層１
０３とＰ- 領域１０６間のＰＮ接合の面積が大きいため
寄生容量が大きくなる。寄生容量の低減はエミッタ・ベ
−ス接合の浅接合化とベ−ス幅の縮小により達成される
が、図１４のＩＩＬの構造では、Ｐ- 領域１０６上のＮ
+ 領域１０９を形成する際のリソグラフィの精度に依存
している。
−ラプロセスにＮＰＮトランジスタのベ−ス領域となる
Ｐ- 領域１０６をイオン注入法等により形成する工程を
追加するのみで容易に形成できる。しかしながら、ＩＩ
Ｌのゲ−トはＮＰＮトランジスタを逆方向に使用してお
り高速化に不利であり、さらに、ＮＰＮトランジスタの
エミッタ・ベ−ス間、つまりＮ型のエピタキシャル層１
０３とＰ- 領域１０６間のＰＮ接合の面積が大きいため
寄生容量が大きくなる。寄生容量の低減はエミッタ・ベ
−ス接合の浅接合化とベ−ス幅の縮小により達成される
が、図１４のＩＩＬの構造では、Ｐ- 領域１０６上のＮ
+ 領域１０９を形成する際のリソグラフィの精度に依存
している。
【０００５】そのため、近年の超高速バイポ−ラトラン
ジスタでは、図１５に示すような二層ポリシリコン（Ｐ
+ 型ポリシリコン１１４、Ｎ+ 型ポリシリコン１１５）
を使用したセルフアラインの構造が導入されいる。外部
ベ−スＰ+ 領域１１１はベ−ス電極引き出しをなすＰ+
型ポリシリコン層１１４からの熱拡散、真性ベ−スＰ領
域１１２はＰ+ 型ポリシリコン層１１４の開口部からイ
オン注入され、エミッタＮ+ 領域１１３はＮ+ 型ポリシ
リコン層１１５からの熱拡散により自己整合的に形成さ
れている。
ジスタでは、図１５に示すような二層ポリシリコン（Ｐ
+ 型ポリシリコン１１４、Ｎ+ 型ポリシリコン１１５）
を使用したセルフアラインの構造が導入されいる。外部
ベ−スＰ+ 領域１１１はベ−ス電極引き出しをなすＰ+
型ポリシリコン層１１４からの熱拡散、真性ベ−スＰ領
域１１２はＰ+ 型ポリシリコン層１１４の開口部からイ
オン注入され、エミッタＮ+ 領域１１３はＮ+ 型ポリシ
リコン層１１５からの熱拡散により自己整合的に形成さ
れている。
【０００６】このような自己整合型バイポ−ラトランジ
スタ構造では、図１４に示すようなＩＩＬ構造のＰ- 領
域１０６やＰ+ 領域１０７などを形成すると、多数のプ
ロセスを追加して他のトランジスタとは別個に作ること
になり、プロセスが複雑になってしまう。
スタ構造では、図１４に示すようなＩＩＬ構造のＰ- 領
域１０６やＰ+ 領域１０７などを形成すると、多数のプ
ロセスを追加して他のトランジスタとは別個に作ること
になり、プロセスが複雑になってしまう。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
ＩＩＬの構造は、ＮＰＮトランジスタのエミッタ・ベ−
ス接合の面積が大きいため寄生容量が大きくなるため、
ＩＩＬの動作速度の高速化を妨げる要因となっている。
寄生容量の低減のためエミッタ・ベ−ス間の接合面積を
小さくするにも、従来の構造ではリソグラフィの精度に
依存しており、微細なＩＩＬを容易に形成するのが困難
である。
ＩＩＬの構造は、ＮＰＮトランジスタのエミッタ・ベ−
ス接合の面積が大きいため寄生容量が大きくなるため、
ＩＩＬの動作速度の高速化を妨げる要因となっている。
寄生容量の低減のためエミッタ・ベ−ス間の接合面積を
小さくするにも、従来の構造ではリソグラフィの精度に
依存しており、微細なＩＩＬを容易に形成するのが困難
である。
【０００８】また、自己整合型トランジスタと共存して
ＩＩＬを形成する場合、従来構造のＩＩＬでは多数のプ
ロセスを追加して他のトランジスタとは別個に作ること
になり、自己整合型のトランジスタのプロセスと整合性
が悪い。
ＩＩＬを形成する場合、従来構造のＩＩＬでは多数のプ
ロセスを追加して他のトランジスタとは別個に作ること
になり、自己整合型のトランジスタのプロセスと整合性
が悪い。
【０００９】それ故、本発明の目的は、二層のポリシリ
コン膜により自己整合的に形成される高速バイポ−ラト
ランジスタのプロセスと整合のとれた高集積で高速なＩ
ＩＬを提供することにある。
コン膜により自己整合的に形成される高速バイポ−ラト
ランジスタのプロセスと整合のとれた高集積で高速なＩ
ＩＬを提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるＩＩＬは、以下に示すように自己整
合的に製造される。
めに、本発明によるＩＩＬは、以下に示すように自己整
合的に製造される。
【００１１】半導体基板上にＮ型のエピタキャル層が形
成される。該エピタキシャル層上にＰ+ 型ポリシリコン
膜を堆積し、パタ−ンが形成される。熱処理により該Ｐ
+ 型ポリシリコン膜から上記エピタキシャル層にＰ+ 型
のＰＮＰトランジスタのエミッタ領域とコレクタ領域及
びＮＰＮトランジスタのベ−ス領域を形成する。上記Ｐ
+ 型ポリシリコン膜を絶縁膜により被覆し、上記ＮＰＮ
トランジスタの真性ベ−ス領域上の上記絶縁膜のみを開
口する。開口された部分から上記エピタキシャル層に拡
散しＰ- 型のＮＰＮトランジスタの真性ベ−ス領域を形
成する。上記ＰＮＰトランジスタのベ−ス領域上に形成
されている絶縁膜及び上記ＮＰＮトランジスタの真性ベ
−ス領域上に、Ｎ+ 型ポリシリコン膜をパタ−ン形成
し、熱処理により該Ｎ+ 型ポリシリコン膜から上記ＮＰ
Ｎトランジスタの真性ベ−ス領域に上記ＮＰＮトランジ
スタのＮ+ 型のコレクタ領域を形成する。
成される。該エピタキシャル層上にＰ+ 型ポリシリコン
膜を堆積し、パタ−ンが形成される。熱処理により該Ｐ
+ 型ポリシリコン膜から上記エピタキシャル層にＰ+ 型
のＰＮＰトランジスタのエミッタ領域とコレクタ領域及
びＮＰＮトランジスタのベ−ス領域を形成する。上記Ｐ
+ 型ポリシリコン膜を絶縁膜により被覆し、上記ＮＰＮ
トランジスタの真性ベ−ス領域上の上記絶縁膜のみを開
口する。開口された部分から上記エピタキシャル層に拡
散しＰ- 型のＮＰＮトランジスタの真性ベ−ス領域を形
成する。上記ＰＮＰトランジスタのベ−ス領域上に形成
されている絶縁膜及び上記ＮＰＮトランジスタの真性ベ
−ス領域上に、Ｎ+ 型ポリシリコン膜をパタ−ン形成
し、熱処理により該Ｎ+ 型ポリシリコン膜から上記ＮＰ
Ｎトランジスタの真性ベ−ス領域に上記ＮＰＮトランジ
スタのＮ+ 型のコレクタ領域を形成する。
【００１２】また、上述の方法において、上記Ｐ+ 型ポ
リシリコン膜のパタ−ンの形成を次のようにしてもよ
い。上記Ｐ+ 型ポリシリコン膜を、シリコン酸化膜及び
シリコン窒化膜を介し上記エピタキシャル層上に形成す
る。上記Ｐ+ 型ポリシリコン膜を所望のパタ−ンにエッ
チングし、次いで、上記シリコン酸化膜及び上記シリコ
ン窒化膜にサイドエッチングを施し、上記Ｐ+ 型ポリシ
リコン膜の両端をオ−バハング状態にする。サイドエッ
チングされた部分をＰ+ 型ポリシリコン膜にて埋め込
み、上記シリコン酸化膜及び上記シリコン窒化膜を覆う
ように上記Ｐ+ 型ポリシリコン膜パタ−ンを形成する。
リシリコン膜のパタ−ンの形成を次のようにしてもよ
い。上記Ｐ+ 型ポリシリコン膜を、シリコン酸化膜及び
シリコン窒化膜を介し上記エピタキシャル層上に形成す
る。上記Ｐ+ 型ポリシリコン膜を所望のパタ−ンにエッ
チングし、次いで、上記シリコン酸化膜及び上記シリコ
ン窒化膜にサイドエッチングを施し、上記Ｐ+ 型ポリシ
リコン膜の両端をオ−バハング状態にする。サイドエッ
チングされた部分をＰ+ 型ポリシリコン膜にて埋め込
み、上記シリコン酸化膜及び上記シリコン窒化膜を覆う
ように上記Ｐ+ 型ポリシリコン膜パタ−ンを形成する。
【００１３】
【作用】本発明によれば、ＮＰＮトランジスタのＰ- 型
の真性ベ−ス領域が、Ｐ+ 型ポリシリコン膜からエピタ
キシャル層に不純物を熱拡散して形成したＰ+ 型領域に
より接しており、電気的に接続される。また、サイドエ
ッチングがされ、Ｐ+ 型ポリシリコン膜の端部にオ−バ
−ハングを形成し、ここにＰ+ 型ポリシリコン膜を埋め
込まれ、熱拡散によりＰ+ 型領域にが形成される。
の真性ベ−ス領域が、Ｐ+ 型ポリシリコン膜からエピタ
キシャル層に不純物を熱拡散して形成したＰ+ 型領域に
より接しており、電気的に接続される。また、サイドエ
ッチングがされ、Ｐ+ 型ポリシリコン膜の端部にオ−バ
−ハングを形成し、ここにＰ+ 型ポリシリコン膜を埋め
込まれ、熱拡散によりＰ+ 型領域にが形成される。
【００１４】いずれも、ＰＮＰトランジスタのベ−ス領
域に不純物を拡散させずにすることで、二層のポリシリ
コン膜による自己整合型トランジスタのプロセスと整合
性よく製造できる。さらに、ベ−ス電極が自己整合的に
接続されることにより、ベ−ス・エミッタ間のＰＮ接合
面積は大幅に縮小され、寄生素子の低減による高速化が
得られる。
域に不純物を拡散させずにすることで、二層のポリシリ
コン膜による自己整合型トランジスタのプロセスと整合
性よく製造できる。さらに、ベ−ス電極が自己整合的に
接続されることにより、ベ−ス・エミッタ間のＰＮ接合
面積は大幅に縮小され、寄生素子の低減による高速化が
得られる。
【００１５】
【実施例】本発明における第一実施例のＩＩＬの製造方
法を、図１乃至図６を参照し説明する。先ず、Ｐ型シリ
コン基板１１にＮ+ 型の埋め込み層１２を埋込形成す
る。エピタキシャル成長法によりＮ型のエピタキシャル
層１３を基板上に成長させた後、選択酸化法によりフィ
−ルド酸化膜１４を形成する。次に、減圧気相成長法と
イオン注入法によりＰ+ 型ポリシリコン膜１５、常圧気
相成長法等によるシリコン酸化膜１６を順次形成する
（図１）。
法を、図１乃至図６を参照し説明する。先ず、Ｐ型シリ
コン基板１１にＮ+ 型の埋め込み層１２を埋込形成す
る。エピタキシャル成長法によりＮ型のエピタキシャル
層１３を基板上に成長させた後、選択酸化法によりフィ
−ルド酸化膜１４を形成する。次に、減圧気相成長法と
イオン注入法によりＰ+ 型ポリシリコン膜１５、常圧気
相成長法等によるシリコン酸化膜１６を順次形成する
（図１）。
【００１６】そして、通常のリソグラフィにより、シリ
コン酸化膜１６をパタ−ニングした後、通常の自己接合
型バイポ−ラトランジスタと同様に真性領域上からＰ+
型ポリシリコン膜１５とシリコン酸化膜１６をエッチン
グ除去する。エッチングされエピタキシャル層１３が露
出された部分とＰ+ 型ポリシリコン膜１５とシリコン酸
化膜１６の側壁部分に、熱酸化法によりシリコン酸化膜
が形成され、該シリコン酸化膜をシリコン酸化膜１６を
含めシリコン酸化膜１７とする。熱酸化が行われている
と同時に、Ｐ+ 型ポリシリコン膜１５からエピタキシャ
ル層１３にＰ型不純物が拡散し、Ｐ+ 型領域１８がそれ
ぞれ形成される（図２）。
コン酸化膜１６をパタ−ニングした後、通常の自己接合
型バイポ−ラトランジスタと同様に真性領域上からＰ+
型ポリシリコン膜１５とシリコン酸化膜１６をエッチン
グ除去する。エッチングされエピタキシャル層１３が露
出された部分とＰ+ 型ポリシリコン膜１５とシリコン酸
化膜１６の側壁部分に、熱酸化法によりシリコン酸化膜
が形成され、該シリコン酸化膜をシリコン酸化膜１６を
含めシリコン酸化膜１７とする。熱酸化が行われている
と同時に、Ｐ+ 型ポリシリコン膜１５からエピタキシャ
ル層１３にＰ型不純物が拡散し、Ｐ+ 型領域１８がそれ
ぞれ形成される（図２）。
【００１７】次に、リソグラフィ法とイオン注入法によ
りシリコン酸化膜１７の開口部にＰ型不純物を注入し、
Ｐ- 型領域２０をエピタキャル層１３にそれぞれ形成す
る。その後、気相成長法によりシリコン酸化膜１７をさ
らに堆積させる（図３）。
りシリコン酸化膜１７の開口部にＰ型不純物を注入し、
Ｐ- 型領域２０をエピタキャル層１３にそれぞれ形成す
る。その後、気相成長法によりシリコン酸化膜１７をさ
らに堆積させる（図３）。
【００１８】反応性イオンエッチングによりＰ+ 型ポリ
シリコン膜１５の側壁及び上面を除いてシリコン酸化膜
１７をエッチングを施し開孔する。このとき、ＰＮＰト
ランジスタのベ−ス領域はレジスト１９でマスクされる
（図４）。
シリコン膜１５の側壁及び上面を除いてシリコン酸化膜
１７をエッチングを施し開孔する。このとき、ＰＮＰト
ランジスタのベ−ス領域はレジスト１９でマスクされる
（図４）。
【００１９】更に、レジスト１９を除去後、基板全面に
Ｎ+ 型ポリシリコン膜２１を堆積させる（図５）。該Ｎ
+ 型ポリシリコン膜２１をリソグラフィによりパタ−ニ
ングし、エッチングする。その後、熱処理によりＮ+ 型
ポリシリコン膜２１からＮ型不純物が拡散されＰ- 型領
域２０内にＮ+ 型領域２２が形成され、図６に示すよう
なＩＩＬが形成される。
Ｎ+ 型ポリシリコン膜２１を堆積させる（図５）。該Ｎ
+ 型ポリシリコン膜２１をリソグラフィによりパタ−ニ
ングし、エッチングする。その後、熱処理によりＮ+ 型
ポリシリコン膜２１からＮ型不純物が拡散されＰ- 型領
域２０内にＮ+ 型領域２２が形成され、図６に示すよう
なＩＩＬが形成される。
【００２０】つまり、図６に示される構造では、Ｐ+ 型
ポリシリコン膜１５から自己整合的にＰ+ 型領域１８が
形成され、シリコン酸化膜１７をマスクとしのＰＮＰト
ランジスタのベ−ス領域に不純物を拡散させずに、ＮＰ
Ｎトランジスタの真性ベ−ス領域のＰ- 型領域２０をイ
オン注入法で形成する。その際、Ｐ+ 型領域１８の一部
とＰ- 型領域２０は接している。その後、Ｎ+ 型ポリシ
リコン膜２１により自己整合的にコレクタ領域のＮ+ 型
領域２２が形成される。従って、自己整合型トランジス
タのプロセスと整合性がよいうえ、エミッタ・ベ−ス接
合の面積が減少され寄生容量の低減できる。
ポリシリコン膜１５から自己整合的にＰ+ 型領域１８が
形成され、シリコン酸化膜１７をマスクとしのＰＮＰト
ランジスタのベ−ス領域に不純物を拡散させずに、ＮＰ
Ｎトランジスタの真性ベ−ス領域のＰ- 型領域２０をイ
オン注入法で形成する。その際、Ｐ+ 型領域１８の一部
とＰ- 型領域２０は接している。その後、Ｎ+ 型ポリシ
リコン膜２１により自己整合的にコレクタ領域のＮ+ 型
領域２２が形成される。従って、自己整合型トランジス
タのプロセスと整合性がよいうえ、エミッタ・ベ−ス接
合の面積が減少され寄生容量の低減できる。
【００２１】第二実施例のＩＩＬの製造方法を、図７乃
至図１３を参照して説明する。第一の実施例と同様に、
Ｐ型シリコン基板１１にＮ+ 型の埋め込み層１２、エピ
タキシャル層１３、フィ−ルド酸化膜１４を形成する。
その後、基板全面に熱酸化法によりシリコン酸化膜１
６、減圧気相成長法によりシリコン窒化膜２３、減圧気
相成長法とイオン注入法によりＰ+ 型ポリシリコン膜１
５、常圧気相成長法等によりシリコン酸化膜２４を形成
する（図７）。
至図１３を参照して説明する。第一の実施例と同様に、
Ｐ型シリコン基板１１にＮ+ 型の埋め込み層１２、エピ
タキシャル層１３、フィ−ルド酸化膜１４を形成する。
その後、基板全面に熱酸化法によりシリコン酸化膜１
６、減圧気相成長法によりシリコン窒化膜２３、減圧気
相成長法とイオン注入法によりＰ+ 型ポリシリコン膜１
５、常圧気相成長法等によりシリコン酸化膜２４を形成
する（図７）。
【００２２】リソグラフィ法によりシリコン酸化膜２４
をパタ−ニングし、通常の自己接合型バイポ−ラトラン
ジスタと同様にＰ+ 型ポリシリコン膜１５とシリコン窒
化膜２３とシリコン酸化膜１６とをエッチング除去す
る。熱燐酸と弗酸によりシリコン窒化膜２３とシリコン
酸化膜１６をサイドエッチングし、Ｐ+ 型ポリシリコン
膜１５の端部にオ−バ−ハングを形成する（図８）。
をパタ−ニングし、通常の自己接合型バイポ−ラトラン
ジスタと同様にＰ+ 型ポリシリコン膜１５とシリコン窒
化膜２３とシリコン酸化膜１６とをエッチング除去す
る。熱燐酸と弗酸によりシリコン窒化膜２３とシリコン
酸化膜１６をサイドエッチングし、Ｐ+ 型ポリシリコン
膜１５の端部にオ−バ−ハングを形成する（図８）。
【００２３】サイドエッチングされた部分に減圧気相成
長法によりＰ+ 型ポリシリコン膜を埋め込み、エッチバ
ックし、Ｐ+ 型ポリシリコン膜１５が基板と接するよう
に形成し、Ｐ+ 型ポリシリコン膜１５のパタ−ンが完成
される。その後、熱酸化法によりシリコン酸化膜２５を
形成し、同時にＰ+ 型ポリシリコン膜１５からＰ型不純
物がエピタキシャル層１３に拡散されＰ+ 型領域２６が
それぞれ形成される（図９）。
長法によりＰ+ 型ポリシリコン膜を埋め込み、エッチバ
ックし、Ｐ+ 型ポリシリコン膜１５が基板と接するよう
に形成し、Ｐ+ 型ポリシリコン膜１５のパタ−ンが完成
される。その後、熱酸化法によりシリコン酸化膜２５を
形成し、同時にＰ+ 型ポリシリコン膜１５からＰ型不純
物がエピタキシャル層１３に拡散されＰ+ 型領域２６が
それぞれ形成される（図９）。
【００２４】次に、リソグラフィ法とイオン注入法によ
りシリコン酸化膜２５の開口部にＰ型不純物を注入しＰ
- 型領域２７をエピタキャル層１３にそれぞれ形成され
る。そして気相成長法によりシリコン酸化膜２６をさら
に堆積させる（図１０）。
りシリコン酸化膜２５の開口部にＰ型不純物を注入しＰ
- 型領域２７をエピタキャル層１３にそれぞれ形成され
る。そして気相成長法によりシリコン酸化膜２６をさら
に堆積させる（図１０）。
【００２５】反応性イオンエッチング法により側壁のみ
にシリコン酸化膜２４を残してコレクタ部を開口する。
このとき電流源のＰＮＰトランジスタのベ−ス領域はレ
ジスト２９でマスクしておく（図１１）。更に、全面に
Ｎ+ 型ポリシリコン膜２１を形成（図１２）し、該Ｎ+
型ポリシリコン膜２１をリソグラフィでパタ−ニングし
た後、熱処理を施しＮ+ 型領域２８がＰ- 型領域２７に
形成され、図１３に示すようなＩＩＬが形成される。
にシリコン酸化膜２４を残してコレクタ部を開口する。
このとき電流源のＰＮＰトランジスタのベ−ス領域はレ
ジスト２９でマスクしておく（図１１）。更に、全面に
Ｎ+ 型ポリシリコン膜２１を形成（図１２）し、該Ｎ+
型ポリシリコン膜２１をリソグラフィでパタ−ニングし
た後、熱処理を施しＮ+ 型領域２８がＰ- 型領域２７に
形成され、図１３に示すようなＩＩＬが形成される。
【００２６】図１３に示される第二実施例のＩＩＬにお
いても、第一実施例と同様、自己整合型トランジスタの
プロセスと整合性がよい。また、ＮＰＮトランジスタの
真性ベ−ス領域のＰ- 型領域２７を、真性領域を囲んで
形成されたＰ+ 型領域２６及びＰ+ 型ポリシリコン膜１
５により接続されている。Ｐ+ 型領域２６はシリコン窒
化膜２３とシリコン酸化膜１６のサイドエッチング量に
より決定するため、Ｐ+ 型領域２６はエッチングにより
制御できる。そのため、エミッタ・ベ−ス接合の面積を
大幅に縮小でき、寄生容量が低減され、第一実施例より
もさらに高速化が図れる。
いても、第一実施例と同様、自己整合型トランジスタの
プロセスと整合性がよい。また、ＮＰＮトランジスタの
真性ベ−ス領域のＰ- 型領域２７を、真性領域を囲んで
形成されたＰ+ 型領域２６及びＰ+ 型ポリシリコン膜１
５により接続されている。Ｐ+ 型領域２６はシリコン窒
化膜２３とシリコン酸化膜１６のサイドエッチング量に
より決定するため、Ｐ+ 型領域２６はエッチングにより
制御できる。そのため、エミッタ・ベ−ス接合の面積を
大幅に縮小でき、寄生容量が低減され、第一実施例より
もさらに高速化が図れる。
【００２７】
【発明の効果】本発明によれば、超高速バイポ−ラトラ
ンジスタに多く使用されている二層のポリシリコン膜を
使用して自己整合プロセスに簡単な工程を追加するのみ
で高集積で高速なＩＩＬを製造することができる。ま
た、ＮＰＮトランジスタのベ−ス電極が自己整合的に接
続されることにより、ベ−ス、エミッタ間のＰＮ接合の
面積は大幅に短縮され、寄生容量の低減による高速化が
得られる。
ンジスタに多く使用されている二層のポリシリコン膜を
使用して自己整合プロセスに簡単な工程を追加するのみ
で高集積で高速なＩＩＬを製造することができる。ま
た、ＮＰＮトランジスタのベ−ス電極が自己整合的に接
続されることにより、ベ−ス、エミッタ間のＰＮ接合の
面積は大幅に短縮され、寄生容量の低減による高速化が
得られる。
【図１】本発明の第一実施例の製造工程を示す第一の断
面図である。
面図である。
【図２】本発明の第一実施例の製造工程を示す第二の断
面図である。
面図である。
【図３】本発明の第一実施例の製造工程を示す第三の断
面図である。
面図である。
【図４】本発明の第一実施例の製造工程を示す第四の断
面図である。
面図である。
【図５】本発明の第一実施例の製造工程を示す第五の断
面図である。
面図である。
【図６】本発明の第一実施例の製造工程を示す第六の断
面図である。
面図である。
【図７】本発明の第二実施例の製造工程を示す第一の断
面図である。
面図である。
【図８】本発明の第二実施例の製造工程を示す第二の断
面図である。
面図である。
【図９】本発明の第二実施例の製造工程を示す第三の断
面図である。
面図である。
【図１０】本発明の第二実施例の製造工程を示す第四の
断面図である。
断面図である。
【図１１】本発明の第二実施例の製造工程を示す第五の
断面図である。
断面図である。
【図１２】本発明の第二実施例の製造工程を示す第六の
断面図である。
断面図である。
【図１３】本発明の第二実施例の製造工程を示す第七の
断面図である。
断面図である。
【図１４】従来のＩＩＬの構造を示す断面図である。
【図１５】二層ポリシリコン膜による自己整合型トラン
ジスタの断面図である。
ジスタの断面図である。
１１…シリコン基板、１２…埋め込み層、１３…エピタ
キシャル層、１５…Ｐ+ 型ポリシリコン膜、１６…シリ
コン酸化膜、１７…シリコン酸化膜、１８…Ｐ+ 型領
域、２０…Ｐ- 型領域、２１…Ｎ+ 型ポリシリコン膜、
２２…Ｎ+ 型領域、２３…シリコン窒化膜、２６…Ｎ+
型領域、２７…Ｐ- 型領域、２８…Ｐ+ 型領域。
キシャル層、１５…Ｐ+ 型ポリシリコン膜、１６…シリ
コン酸化膜、１７…シリコン酸化膜、１８…Ｐ+ 型領
域、２０…Ｐ- 型領域、２１…Ｎ+ 型ポリシリコン膜、
２２…Ｎ+ 型領域、２３…シリコン窒化膜、２６…Ｎ+
型領域、２７…Ｐ- 型領域、２８…Ｐ+ 型領域。
Claims (9)
- 【請求項１】 一導電型半導体基板中において互いに隣
接するように横方向に延在し、第一極性の電流源トラン
ジスタのインジェクタおよびコレクタと、第二極性のマ
ルチコレクタトランジスタの外部ベ−ス領域とを形成す
る高不純物濃度の反対導電型領域と、 上記マルチコレクタトランジスタの外部ベ−ス領域とな
る上記電流源トランジスタの上記コレクタと該コレクタ
に隣接する上記マルチコレクタトランジスタの上記外部
ベ−ス領域との間および上記マルチコレクタトランジス
タの上記外部ベ−ス領域間にそれぞれ設けられ、上記外
部ベ−ス領域に囲まれるように、互いに上記外部ベ−ス
領域と電気的に接続された上記マルチコレクタトランジ
スタの反対導電型真性ベ−ス領域と、 該真性ベ−ス領域中に設けられた上記マルチコレクタト
ランジスタの一導電型コレクタと、 上記電流源トランジスタの上記インジェクタ、上記コレ
クタおよび上記マルチコレクタトランジスタの上記外部
ベ−ス領域上にそれぞれ設けられ、反対導電型多結晶半
導体層からなるベ−ス電極と、 該ベ−ス電極とは電気的に絶縁されると共に、上記一導
電型コレクタ上に設けられ、一導電型多結晶半導体層か
らなるコレクタ電極と、 からなることを特徴とする半導体装置。 - 【請求項２】 上記ベ−ス電極と上記コレクタ電極との
間に絶縁膜が設けられていることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 上記真性ベ−ス領域の幅は上記ベ−ス電
極を覆い、互いに隣接する上記ベ−ス電極間の距離によ
り規定されることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 一導電型半導体基板上に反対導電型不純
物を含む多結晶半導体層と絶縁層とを順次被着する工程
と、 上記絶縁層と上記多結晶半導体層とをパタ−ニングし
て、第一極性の電流源トランジスタのインジェクタおよ
びコレクタと、第二極性のマルチコレクタトランジスタ
の外部ベ−ス領域とを画成し、上記半導体基板中におい
て互いに隣接するように横方向に延在する多結晶半導体
領域を上記半導体基板上に形成する工程と、 上記半導体基板を熱処理し、上記多結晶半導体領域の側
壁部分および露出した上記半導体基板の表面に酸化膜を
形成すると共に、上記多結晶半導体領域に含まれた上記
反対導電型不純物を上記半導体基板中に選択的に拡散し
て高不純物濃度を有する上記電流源トランジスタの上記
インジェクタおよび上記コレクタと、上記マルチコレク
タトランジスタの上記外部ベ−ス領域とを形成する工程
と、 上記半導体基板中に反対導電型の不純物を導入して、上
記マルチコレクタトランジスタの外部ベ−ス領域となる
上記電流源トランジスタの上記コレクタと該コレクタに
隣接する上記マルチコレクタトランジスタの上記外部ベ
−ス領域との間および上記マルチコレクタトランジスタ
の上記外部ベ−ス領域間にそれぞれ上記マルチコレクタ
トランジスタの反対導電型真性ベ−ス領域を形成する工
程と、 上記半導体基板に形成された上記真性ベ−ス領域の表面
から酸化膜を選択的に除去する工程と、 上記半導体基板表面上に一導電型不純物を含む多結晶半
導体層を被着する工程と、 上記一導電型不純物を含む多結晶半導体層をパタ−ニン
グして、上記真性ベ−ス領域上に上記一導電型不純物を
含む多結晶半導体層を形成する工程と、 上記半導体基板を熱処理し、上記多結晶半導体層の上記
一導電型不純物を上記真性ベ−ス領域に拡散して上記マ
ルチコレクタトランジスタの一導電型コレクタを形成す
る工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項５】 上記一導電型半導体基板は、反対導電型
半導体基板に高不純物濃度を有する一導電型埋め込み層
を形成し、該埋め込み層上に一導電型エピタキシャル層
を成長させることにより形成されることを特徴とする請
求項４記載の半導体装置の製造方法。 - 【請求項６】 一導電型半導体基板上に第一の絶縁層
と、反対導電型不純物を含む多結晶半導体層と、第二の
絶縁層とを順次被着する工程と、 上記半導体基板の表面を露出するように、上記第二の絶
縁層と、上記多結晶半導体層と、上記第一の絶縁層とを
順次パタ−ニングする工程と、 上記第一の絶縁層をサイドエッチし、上記多結晶半導体
層の端部にオ−バ−ハングを形成して、第一極性の電流
源トランジスタのインジェクタおよびコレクタと、第二
極性のマルチコレクタトランジスタの外部ベ−ス領域と
を画成する工程と、 上記第一の絶縁層がサイドエッチされた部分を反対導電
型不純物を含む多結晶半導体層で埋め込む工程と、 上記半導体基板を熱処理し、上記多結晶半導体領域の側
壁部分および露出した上記半導体基板の表面に酸化膜を
形成すると共に、上記多結晶半導体領域に含まれた上記
反対導電型不純物を上記半導体基板中に選択的に拡散し
て高不純物濃度を有する上記電流源トランジスタの上記
インジェクタおよび上記コレクタと、上記マルチコレク
タトランジスタの上記外部ベ−ス領域とを形成する工程
と、 上記半導体基板中に反対導電型の不純物を導入して、上
記マルチコレクタトランジスタの外部ベ−ス領域となる
上記電流源トランジスタの上記コレクタと該コレクタに
隣接する上記マルチコレクタトランジスタの上記外部ベ
−ス領域との間および上記マルチコレクタトランジスタ
の上記外部ベ−ス領域間にそれぞれ上記マルチコレクタ
トランジスタの反対導電型真性ベ−ス領域を形成する工
程と、 上記半導体基板に形成された上記真性ベ−ス領域の表面
から酸化膜を選択的に除去する工程と、 上記半導体基板表面上に一導電型不純物を含む多結晶半
導体層を被着する工程と、 上記一導電型不純物を含む多結晶半導体層をパタ−ニン
グして、上記真性ベ−ス領域上に上記一導電型不純物を
含む多結晶半導体層を形成する工程と、 上記半導体基板を熱処理し、上記多結晶半導体層の上記
一導電型不純物を上記真性ベ−ス領域に拡散して上記マ
ルチコレクタトランジスタの一導電型コレクタを形成す
る工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項７】 上記第一の絶縁層がシリコン酸化膜とシ
リコン窒化膜とからなることを特徴とする請求項６記載
の半導体装置の製造方法。 - 【請求項８】 上記電流源トランジスタの上記インジェ
クタおよび上記コレクタの幅と、上記マルチコレクタト
ランジスタの上記外部ベ−ス領域の幅は、上記第一の絶
縁層のサイドエッチ量により決定されることを特徴とす
る請求項６記載の半導体装置の製造方法。 - 【請求項９】 上記一導電型半導体基板は、反対導電型
半導体基板に高不純物濃度を有する一導電型埋め込み層
を形成し、該埋め込み層上に一導電型エピタキシャル層
を成長させることにより形成されることを特徴とする請
求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4068783A JPH05275633A (ja) | 1992-03-26 | 1992-03-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4068783A JPH05275633A (ja) | 1992-03-26 | 1992-03-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275633A true JPH05275633A (ja) | 1993-10-22 |
Family
ID=13383680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4068783A Pending JPH05275633A (ja) | 1992-03-26 | 1992-03-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419674B1 (ko) * | 1995-05-19 | 2004-12-03 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법 |
| KR20160076518A (ko) | 2013-10-21 | 2016-06-30 | 고쿠리츠 다이가쿠 호우징 나고야 다이가쿠 | β-펠란드렌 중합체, 그의 제조 방법 및 성형품 |
-
1992
- 1992-03-26 JP JP4068783A patent/JPH05275633A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419674B1 (ko) * | 1995-05-19 | 2004-12-03 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법 |
| KR20160076518A (ko) | 2013-10-21 | 2016-06-30 | 고쿠리츠 다이가쿠 호우징 나고야 다이가쿠 | β-펠란드렌 중합체, 그의 제조 방법 및 성형품 |
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