JPH029094A - センスアンプ - Google Patents
センスアンプInfo
- Publication number
- JPH029094A JPH029094A JP63158742A JP15874288A JPH029094A JP H029094 A JPH029094 A JP H029094A JP 63158742 A JP63158742 A JP 63158742A JP 15874288 A JP15874288 A JP 15874288A JP H029094 A JPH029094 A JP H029094A
- Authority
- JP
- Japan
- Prior art keywords
- connection point
- gate
- field effect
- effect transistor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 244000223014 Syzygium aromaticum Species 0.000 description 1
- 235000016639 Syzygium aromaticum Nutrition 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はセンスアンプに関し、特に１ビットの情報を真
補のデータを記憶する２個のメモリセルで構成されたメ
モリセル対に保持し、該保持されたデータを高速で読み
出すセンスアンプに関する。
補のデータを記憶する２個のメモリセルで構成されたメ
モリセル対に保持し、該保持されたデータを高速で読み
出すセンスアンプに関する。
［従来の技術］
従来、この秤のセンスアンプとしては１９８５Ｉ Ｅ
Ｅ Ｅ Ｉ ｎ ｔ ｅ ｒ ｎ ａ ｔ ｉ ｏ
ｎ ａ ｌ Ｓ ｏ １ｉｄ−５ｔａｔｅ Ｃ１ｒ
ｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ Ｐ１６２〜Ｐ１
６３： ｒ−Ａ ２５ｎｓ １６１＜ ＣＭＯ
５ＰＲＯＭ ｕＳｉｎｇａ ４−Ｔｒａｎｓｉｓｔ
ｏｒ ｃａｌｌ」に記載されたものがあり、これを第
６図を嘗照しながら簡単に説明しておく。
Ｅ Ｅ Ｉ ｎ ｔ ｅ ｒ ｎ ａ ｔ ｉ ｏ
ｎ ａ ｌ Ｓ ｏ １ｉｄ−５ｔａｔｅ Ｃ１ｒ
ｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ Ｐ１６２〜Ｐ１
６３： ｒ−Ａ ２５ｎｓ １６１＜ ＣＭＯ
５ＰＲＯＭ ｕＳｉｎｇａ ４−Ｔｒａｎｓｉｓｔ
ｏｒ ｃａｌｌ」に記載されたものがあり、これを第
６図を嘗照しながら簡単に説明しておく。
第６図に示したように従来のセンスアンプは、第１の入
力端子ＳＩＮが入力に接続されＮチャンネル型の電界効
果トランジスタ（以下ＭＯ９ＦＥＴ）ＴＩ、Ｔ２より成
る第１のカスコードアンプ（カスコードアンプ−１）と
、第２の入力端子Ｓ下Ｘが入力されＮチャンネル型ＭＯ
５ＦＥＴ Ｔ３、Ｔ４より成る第２のカスコードアン
プ（カスコードアンプ−２）と、第１及び第２のカスコ
ードアンプの出力Ａ及びＮが入力され、Ｐチャンネル型
ＭＯ５ＦＥＴ Ｔ５．Ｔ７及びＮチャンネル型ＭＯ５
ＦＥＴ Ｔ６．Ｔ８．Ｔ９より成る作動増幅器と、作
動増幅器の出力Ｓ及びＳが入力されＮチャンネル型ＭＯ
５ＦＥＴ ７１２〜Ｔ１７より成るレベルシフト・ラ
ッチ回路と、レベルシフト・ラッチ回路の出力に接続さ
れた第１及び第２の出力端子ＳＡ及びり頁とで構成され
ている。また第１及び第２の入力端子ＳＩＮ及び丁ＴＸ
はＮチャンネル型ＭＯ５ＦＥＴより成るＹセレクタＴ１
８及びＴ２０を介して列線対Ｄ！及びＤｉに接続され、
列線対Ｄｉ及び丁〒にはメモリセル対Ｍｉ及びＶ下と、
ドレインが電源電圧端子ＶＣＣ（以下ＶＣＣと記す）に
接続されＹＲＥＦ １かゲート入力されたＮチャンネル
型ＭＯ５ＦＥＴより成る列線対チャージアップ用ＭＯ５
ＦＥＴ Ｔ１９及びＴ２１が接続されている。
力端子ＳＩＮが入力に接続されＮチャンネル型の電界効
果トランジスタ（以下ＭＯ９ＦＥＴ）ＴＩ、Ｔ２より成
る第１のカスコードアンプ（カスコードアンプ−１）と
、第２の入力端子Ｓ下Ｘが入力されＮチャンネル型ＭＯ
５ＦＥＴ Ｔ３、Ｔ４より成る第２のカスコードアン
プ（カスコードアンプ−２）と、第１及び第２のカスコ
ードアンプの出力Ａ及びＮが入力され、Ｐチャンネル型
ＭＯ５ＦＥＴ Ｔ５．Ｔ７及びＮチャンネル型ＭＯ５
ＦＥＴ Ｔ６．Ｔ８．Ｔ９より成る作動増幅器と、作
動増幅器の出力Ｓ及びＳが入力されＮチャンネル型ＭＯ
５ＦＥＴ ７１２〜Ｔ１７より成るレベルシフト・ラ
ッチ回路と、レベルシフト・ラッチ回路の出力に接続さ
れた第１及び第２の出力端子ＳＡ及びり頁とで構成され
ている。また第１及び第２の入力端子ＳＩＮ及び丁ＴＸ
はＮチャンネル型ＭＯ５ＦＥＴより成るＹセレクタＴ１
８及びＴ２０を介して列線対Ｄ！及びＤｉに接続され、
列線対Ｄｉ及び丁〒にはメモリセル対Ｍｉ及びＶ下と、
ドレインが電源電圧端子ＶＣＣ（以下ＶＣＣと記す）に
接続されＹＲＥＦ １かゲート入力されたＮチャンネル
型ＭＯ５ＦＥＴより成る列線対チャージアップ用ＭＯ５
ＦＥＴ Ｔ１９及びＴ２１が接続されている。
次にその動作について簡単に説明しておく。第６図にお
いて、行線Ｗ１が選択された高レベルになり、メモリセ
ル対を構成するメモリセルＭｉかオフ、メモリセルＭｉ
がオンしている場合、グー）にＹＲＥＦｌ（例えばＹＲ
ＥＦ１＝２．ＯＶ）が印加されたチャージアップ用ＭＯ
３ＦＥＴ Ｔ１９及びＴ２１により列線対Ｄｉ及び丁
子はＹＲＥＦ １−ＶＴＮ （例えばＶＴＮ＝１．０Ｖ
）＝２゜０−１．０＝１．ＯＶにチャージアップされ、
チャージアップ用ＭＯ３ＦＥＴ Ｔ１９及びＴ２１が
カットオフする。上述したＶＴＮはＮチャンネル型ＭＯ
５ＦＥＴのしきい値電圧を示し、以下ＶＴＮと記す。そ
して列線対Ｄ１およびＤｉが１゜０■にチャージアップ
されると共に、センスアンプの第１及び第２の入力端子
ＳＴＮ及び■ＮもＹセレクタ７１８及びＴ２０を介して
ＹＲＥＦＩ−ＶＴＮ＝１．ＯＶにチャージアップされる
。ここで例えばＹＲＥＦ２＝２．ＩＶとするとＹセレク
タＴ１８を介して第１の入力端子Ｓ Ｉ Ｎに接続され
たメモリセルＭｉはオフであるので、第１の入力端子Ｓ
ＩＮ及び列ｖＡＤｉは第１のカスコードアンプ（カスコ
ードアンプ−１）を構成するＮチャンネル型ＭＯ３ＦＥ
Ｔ Ｔｌ及びＴ２を介してＹＲＥＦ２ ＶＴＮ：’
：２．１ １．０＝１．ＩＶにチャージアップされてＮ
チャンネル型Ｍ ＯＳ ＦＥＴ Ｔ２がカットオフし
、第１のカスコードアンプ（カスコードアンプ−１）の
出力ＡはＶＣＣ（例えば５．ＯＶ） −ＶＴＮ＝５．０
−１．０＝４．０■となり、一方ＹセレクタＴ２０を介
して第２の入力端子ダＴＸに接続されたメモリセルＭ丁
はオンしているので、第２のカスコードアンプ（カスコ
ードアンプ−２〉を構成するＮチャンネル型ＭＯ５ＦＥ
Ｔ Ｔ３及びＴ４を介してメモリセル■〒に電流が供
給されるため、第１のカスコードアンプ（カスコードア
ンプ−１）の出力への電位（４，ＯＶ）よりも低い電位
（例えば３．５■）か第２カスコードアンプ（カスコー
ドアンプ−２）の出力Ｎから出力される。この第１及び
第２のカスコードアンプの出力Ａ及びλを受けて作動増
幅器の出力Ｓからは低レベル、作動増幅器の出力Ｋから
は高レベルが出力され、さらに作動増幅器の出力Ｓ及び
Ｓを受けて、レベルシフト・ラッチ回路の出力に接続さ
れた第１の出力端子ＳＡからは低レベルが、第２の出力
端子（Ｘからは高しＪ＼ルが出力される。
いて、行線Ｗ１が選択された高レベルになり、メモリセ
ル対を構成するメモリセルＭｉかオフ、メモリセルＭｉ
がオンしている場合、グー）にＹＲＥＦｌ（例えばＹＲ
ＥＦ１＝２．ＯＶ）が印加されたチャージアップ用ＭＯ
３ＦＥＴ Ｔ１９及びＴ２１により列線対Ｄｉ及び丁
子はＹＲＥＦ １−ＶＴＮ （例えばＶＴＮ＝１．０Ｖ
）＝２゜０−１．０＝１．ＯＶにチャージアップされ、
チャージアップ用ＭＯ３ＦＥＴ Ｔ１９及びＴ２１が
カットオフする。上述したＶＴＮはＮチャンネル型ＭＯ
５ＦＥＴのしきい値電圧を示し、以下ＶＴＮと記す。そ
して列線対Ｄ１およびＤｉが１゜０■にチャージアップ
されると共に、センスアンプの第１及び第２の入力端子
ＳＴＮ及び■ＮもＹセレクタ７１８及びＴ２０を介して
ＹＲＥＦＩ−ＶＴＮ＝１．ＯＶにチャージアップされる
。ここで例えばＹＲＥＦ２＝２．ＩＶとするとＹセレク
タＴ１８を介して第１の入力端子Ｓ Ｉ Ｎに接続され
たメモリセルＭｉはオフであるので、第１の入力端子Ｓ
ＩＮ及び列ｖＡＤｉは第１のカスコードアンプ（カスコ
ードアンプ−１）を構成するＮチャンネル型ＭＯ３ＦＥ
Ｔ Ｔｌ及びＴ２を介してＹＲＥＦ２ ＶＴＮ：’
：２．１ １．０＝１．ＩＶにチャージアップされてＮ
チャンネル型Ｍ ＯＳ ＦＥＴ Ｔ２がカットオフし
、第１のカスコードアンプ（カスコードアンプ−１）の
出力ＡはＶＣＣ（例えば５．ＯＶ） −ＶＴＮ＝５．０
−１．０＝４．０■となり、一方ＹセレクタＴ２０を介
して第２の入力端子ダＴＸに接続されたメモリセルＭ丁
はオンしているので、第２のカスコードアンプ（カスコ
ードアンプ−２〉を構成するＮチャンネル型ＭＯ５ＦＥ
Ｔ Ｔ３及びＴ４を介してメモリセル■〒に電流が供
給されるため、第１のカスコードアンプ（カスコードア
ンプ−１）の出力への電位（４，ＯＶ）よりも低い電位
（例えば３．５■）か第２カスコードアンプ（カスコー
ドアンプ−２）の出力Ｎから出力される。この第１及び
第２のカスコードアンプの出力Ａ及びλを受けて作動増
幅器の出力Ｓからは低レベル、作動増幅器の出力Ｋから
は高レベルが出力され、さらに作動増幅器の出力Ｓ及び
Ｓを受けて、レベルシフト・ラッチ回路の出力に接続さ
れた第１の出力端子ＳＡからは低レベルが、第２の出力
端子（Ｘからは高しＪ＼ルが出力される。
尚、メモリ上１１Ｍ皇がオン、メモリセル１ζ４ ｉ−
がオフの場合には上述した動作とは全く逆の動作をする
ため、この場合の動作の説明は省略する。
がオフの場合には上述した動作とは全く逆の動作をする
ため、この場合の動作の説明は省略する。
［発明が解決しようとする問題点］
Ｌ述した従来のセンスアンプは第６図に示したように１
７個のＭ ＯＳ Ｆ Ｅ Ｔ Ｔ １〜Ｔ ｎで構成
されると共にチャージアップ用Ｍ ＯＳ Ｆ Ｅ Ｔを
必要とし、さらに作動増幅器に印加する低電圧ＶＣを発
生させるための回路（Ｔ１０及びＴｌｌて構成）及びＹ
ＲＥＦＩとＹＲＥＦ２の電位を発生さ仕るための回路が
必要であるので、従来のセンスアンプは回路構成が複雑
で半導体基板上に集積するためには大きな面積を必要と
する欠点がある。
７個のＭ ＯＳ Ｆ Ｅ Ｔ Ｔ １〜Ｔ ｎで構成
されると共にチャージアップ用Ｍ ＯＳ Ｆ Ｅ Ｔを
必要とし、さらに作動増幅器に印加する低電圧ＶＣを発
生させるための回路（Ｔ１０及びＴｌｌて構成）及びＹ
ＲＥＦＩとＹＲＥＦ２の電位を発生さ仕るための回路が
必要であるので、従来のセンスアンプは回路構成が複雑
で半導体基板上に集積するためには大きな面積を必要と
する欠点がある。
さらに第１及び第２の出力端子ＳＡ及びダＸから出力さ
れる高レベルはＶＣＣ−ＶＴＮ”５．０−１．０＝４．
ＯＶであるので、第１及び第２の出力端子Ｓ Ａ及びダ
Ｘから出力される信号の振幅が小さくノイズマージンが
小さくなるという欠点がある。
れる高レベルはＶＣＣ−ＶＴＮ”５．０−１．０＝４．
ＯＶであるので、第１及び第２の出力端子Ｓ Ａ及びダ
Ｘから出力される信号の振幅が小さくノイズマージンが
小さくなるという欠点がある。
［発明の従来技術に対する相違点コ
上述した１、Ｙ来のセンスアンプに対し、本発明は回路
構成が簡単でしかもセンスアンプの出力信号は接地電位
と電源電圧間をフル振幅するという相違点を有する。
構成が簡単でしかもセンスアンプの出力信号は接地電位
と電源電圧間をフル振幅するという相違点を有する。
［問題点を解決するための手段］
本発明のセンスアンプは１ビットの情報を真補のデータ
で記憶する２個のメモリセルて構成されたメモリセル対
を列方向及び行方向に複数個配列して成るメモリセルア
レイと、前記メモリセル対を列方向に接続する複数の列
線対と、前記メモリセル対を行方向に接続する複数の行
線と、アドレス信号を入力とし前記列線対を選択する列
線対選択回路と、アドレス信号を入力とし前記行線を選
択する行進折回路とを有する読み出し専用半導体記憶装
置用のセンスアンプにおいて、前記メモリセルアレイ内
の選択されたメモリセル対に記憶されたデータの読み出
しに用いられドレインが第１の接続点にゲートが第１の
インバータの出力にソースが第１の入力端子に接続され
た一導電型の第１電界効果トランジスタと、ドレイン及
びゲートが前記第１の接続点にソースが電源電圧端子に
接続された前記第１電界効果トランジスタと逆導電型の
第２電界効果トランジスタと、ドレインが第２の接続点
にゲートが前記第１の接続点にソースが前記電源電圧端
子に接続された前記逆導電型の第３電界効果トランジス
タと、ドレインが前記第２の接続点にゲートか第４の接
続点に接続されソースが接地された前記一導電型の第４
電界効果トランジスタと、ドレインが第３の接続点にゲ
ートが第２のインバータの出力にソースが第２の入力端
子に接続された前記一導電型の第５電界効果トランジス
タと、ドレイン及びゲートが前記第３の接続点にソース
が前記電源電圧端子に接続された前記逆導電型の第６電
界効果トランジスタと、ドレインが前記第４の接続点に
ゲートが前記第３の接続点にソースが前記電源電圧端子
に接続された前記逆導電型の第７電界効果トランジスタ
と、ドレイン及びゲートが前記第４の接続点に接続され
ソースか接地された前記一導電型の第８電界効果ｌ・ラ
ンジスタと、出力端子とで構成され、前記第１及び第２
のインバータの入力がそれぞれ前記第１及び第２の入力
端子に接続され、前記出力端子が前記第２の接続点に接
続されたことを要旨とする。
で記憶する２個のメモリセルて構成されたメモリセル対
を列方向及び行方向に複数個配列して成るメモリセルア
レイと、前記メモリセル対を列方向に接続する複数の列
線対と、前記メモリセル対を行方向に接続する複数の行
線と、アドレス信号を入力とし前記列線対を選択する列
線対選択回路と、アドレス信号を入力とし前記行線を選
択する行進折回路とを有する読み出し専用半導体記憶装
置用のセンスアンプにおいて、前記メモリセルアレイ内
の選択されたメモリセル対に記憶されたデータの読み出
しに用いられドレインが第１の接続点にゲートが第１の
インバータの出力にソースが第１の入力端子に接続され
た一導電型の第１電界効果トランジスタと、ドレイン及
びゲートが前記第１の接続点にソースが電源電圧端子に
接続された前記第１電界効果トランジスタと逆導電型の
第２電界効果トランジスタと、ドレインが第２の接続点
にゲートが前記第１の接続点にソースが前記電源電圧端
子に接続された前記逆導電型の第３電界効果トランジス
タと、ドレインが前記第２の接続点にゲートか第４の接
続点に接続されソースが接地された前記一導電型の第４
電界効果トランジスタと、ドレインが第３の接続点にゲ
ートが第２のインバータの出力にソースが第２の入力端
子に接続された前記一導電型の第５電界効果トランジス
タと、ドレイン及びゲートが前記第３の接続点にソース
が前記電源電圧端子に接続された前記逆導電型の第６電
界効果トランジスタと、ドレインが前記第４の接続点に
ゲートが前記第３の接続点にソースが前記電源電圧端子
に接続された前記逆導電型の第７電界効果トランジスタ
と、ドレイン及びゲートが前記第４の接続点に接続され
ソースか接地された前記一導電型の第８電界効果ｌ・ラ
ンジスタと、出力端子とで構成され、前記第１及び第２
のインバータの入力がそれぞれ前記第１及び第２の入力
端子に接続され、前記出力端子が前記第２の接続点に接
続されたことを要旨とする。
［実施例コ
次に、本発明について実施例を通して説明する。
まず第２図に示したように、１ビットの情報を記・１す
るために真補のデータを記憶する２個のメモリセルで構
成されたメモリセル対ｙｒｏｏ、■百〇−Ｎ１３３．５
１３３と、メモ’） セに対Ｍ ＯＯ，Ｍσ百〜Ｍ ３
３． Ｍ ３３を列方向及び行方向に複数個配列して成
るメモリセルアレイ１１と、メモリセル対ＭＯＯ，ＭＯ
Ｏ〜Ｍ３３．ｒＶＩ丁ゴを列方向に接続する複数の列線
対ＤＯ，Ｎ万〜Ｄ３，７５Ｎと、メモリセル対ＭＯＯ，
ＭＯＯ〜Ｍ３３．π丁を行方向に接続する複数の行線Ｗ
Ｏ−Ｗ３と、アドレス信号を入力とし列線対ＤＯ，ｎ〜
Ｄ３゜Ｄ３を選択するための列線対選択回路１２と、ア
ドレス１言号を入力とし行線Ｗ Ｏ−’ｖＶ ３を選択
するための行選択回路１３とを有する読み出し専用半導
体記憶装置（以下ＲＯＭと記す）において、メモリセル
アレイ１１内の選択されたメモリセル対に記憶されたデ
ータを読み出すために用いられるセンスアンプ１４てあ
り、本発明による第１実施列を示す回路図を第１図に示
す。
るために真補のデータを記憶する２個のメモリセルで構
成されたメモリセル対ｙｒｏｏ、■百〇−Ｎ１３３．５
１３３と、メモ’） セに対Ｍ ＯＯ，Ｍσ百〜Ｍ ３
３． Ｍ ３３を列方向及び行方向に複数個配列して成
るメモリセルアレイ１１と、メモリセル対ＭＯＯ，ＭＯ
Ｏ〜Ｍ３３．ｒＶＩ丁ゴを列方向に接続する複数の列線
対ＤＯ，Ｎ万〜Ｄ３，７５Ｎと、メモリセル対ＭＯＯ，
ＭＯＯ〜Ｍ３３．π丁を行方向に接続する複数の行線Ｗ
Ｏ−Ｗ３と、アドレス信号を入力とし列線対ＤＯ，ｎ〜
Ｄ３゜Ｄ３を選択するための列線対選択回路１２と、ア
ドレス１言号を入力とし行線Ｗ Ｏ−’ｖＶ ３を選択
するための行選択回路１３とを有する読み出し専用半導
体記憶装置（以下ＲＯＭと記す）において、メモリセル
アレイ１１内の選択されたメモリセル対に記憶されたデ
ータを読み出すために用いられるセンスアンプ１４てあ
り、本発明による第１実施列を示す回路図を第１図に示
す。
第１図に示したように、ドレインが第１の接続点１にゲ
ートが第１のインバータＩＮＩの出力に、ソースが第１
の入力端子ＳＩＮに接続されたＮチャンネル型ＭＯＳＦ
ＥＴ Ｎｌと、ドレイン及び゛ゲートが第１の接続点
１にソースが電源電圧端子ＶＣＣに接続されたＰチャン
ネル型ＭＯ５ＦＥＴＰ２と、ドレインが第２の接続点２
にゲートが第１の接続点１にソースが電源電圧端子ＶＣ
Ｃに接続されたＰチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｐ ３と、ドレインが第２の接続点２にゲートが第４
の接続点４に接続されソースが接地されたＮチャンネル
型ＭＯＳＦＥＴと、ドレインが第３の接続点３にゲート
が第２のインバータＩＮ２の出力にソースが第２の入力
端子に接続されたＮチャンネル型ＭＯＳＦＥＴ Ｎ５
と、ドレイン及びゲートが第３の接続点３にソースが電
源電圧端子■ＣＣに接続されたＰチャンネル型ＭＯ５Ｆ
ＥＴと、ドレインが第４の接続点４にゲートが第３の接
続点３ここソースが電源電圧端子ＶＣＣに接続されたＰ
チャンネル型Ｍ ＯＳ Ｆ Ｆ Ｔ Ｐ ７と、ドレ
イン及びゲートが第４の接続点４に接続されソースが接
地されたＮチャンネル型ＭＯＳＦＥＴ Ｎ８及び出力
端子Ｓ ＯＵ Ｔで構成され、第１及び第２のインバー
タＩＮＩ及びＩＮ２の入力がそれぞれ第１及び第２の入
力端子ＳＩＮ及びＳＩＮに接続され、出力端子５ＯＵＴ
が第２の接続点２に接続されて構成されている。
ートが第１のインバータＩＮＩの出力に、ソースが第１
の入力端子ＳＩＮに接続されたＮチャンネル型ＭＯＳＦ
ＥＴ Ｎｌと、ドレイン及び゛ゲートが第１の接続点
１にソースが電源電圧端子ＶＣＣに接続されたＰチャン
ネル型ＭＯ５ＦＥＴＰ２と、ドレインが第２の接続点２
にゲートが第１の接続点１にソースが電源電圧端子ＶＣ
Ｃに接続されたＰチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｐ ３と、ドレインが第２の接続点２にゲートが第４
の接続点４に接続されソースが接地されたＮチャンネル
型ＭＯＳＦＥＴと、ドレインが第３の接続点３にゲート
が第２のインバータＩＮ２の出力にソースが第２の入力
端子に接続されたＮチャンネル型ＭＯＳＦＥＴ Ｎ５
と、ドレイン及びゲートが第３の接続点３にソースが電
源電圧端子■ＣＣに接続されたＰチャンネル型ＭＯ５Ｆ
ＥＴと、ドレインが第４の接続点４にゲートが第３の接
続点３ここソースが電源電圧端子ＶＣＣに接続されたＰ
チャンネル型Ｍ ＯＳ Ｆ Ｆ Ｔ Ｐ ７と、ドレ
イン及びゲートが第４の接続点４に接続されソースが接
地されたＮチャンネル型ＭＯＳＦＥＴ Ｎ８及び出力
端子Ｓ ＯＵ Ｔで構成され、第１及び第２のインバー
タＩＮＩ及びＩＮ２の入力がそれぞれ第１及び第２の入
力端子ＳＩＮ及びＳＩＮに接続され、出力端子５ＯＵＴ
が第２の接続点２に接続されて構成されている。
次に第１図及び第３図を参照しながらその動作を簡単に
説明する。まずメモリセルアレイ１１内の選択されたメ
モリセル対において、第１の入力端子ＳＩＮに列線対選
択回路１２を介して接続されたメモリセルがオンして電
流： Ｉセルが流れ、第２の入力端子ＥＴ’Ｎに列線対
選択回路１２を介して接続されたメモリセルがオフして
電流が流れない場合の動作を説明する。第１の入力端子
ＳｒＮはセンスアンプの動作レベルである第１のインバ
ータＩＮＩの論理しきい値電圧にバイアスされると共に
、オンしたメモリセルに流れる電流： ■セルが流れる
ようにＮチャンネル型ＭＯＳＦＥＴＮ１のゲートがバイ
アスされ、Ｐチャンネル型ＭＯ５ＦＦＴ Ｐ２にも電
流： Ｉセルが流れる。そしてＰチャンネル型ＭＯ５Ｆ
ＥＴ Ｐ２と、Ｐチヤンネル型ＭＯ９ＦＥＴ Ｐ３
はカレントミラーを構成しているため、Ｐチャンネル型
Ｍ ＯＳ Ｆ ＥＴ Ｐ３には第３図（ａ）のＩＦ５
に示したように飽和領域で電流： ■セルが流れる。一
方、第２の入力端子ダＴＹもセンスアンプの動作レベル
である第２のインバータＩＮ２の論理しきい値電圧にバ
イアスされるが、第２の入力端子ＳＩＮに接続されたメ
モリセルがオフしているので、Ｎチャンネル型ＭＯＳＦ
ＥＴ Ｎ５もオフする用にゲートがバイアスされ、Ｐ
チャンネル型ＭＯ５ＦＥＴＰ６にも電流が流れない。そ
してＰチャンネル形ＭＯ５ＦＥＴ Ｐ６とＰチャンネ
ル型ＭＯ５ＦＦＴ Ｐ７及びＮチャンネル型ＭＯＳＦ
ＥＴ Ｎ８とＮチャンネル型ＭＯＳＦＥＴ Ｎ４は
カレントミラーを構成しているため、Ｐチャンネル型Ｍ
Ｏ５ＦＦＴ Ｐ７及びＮチャンネル型ＭＯＳＦＥＴＮ
８に電流が流れず、Ｎチャンネル型Ｍ ＯＳ Ｆ ＥＴ
Ｎ４にも第３図（ａ）のｌＮ４に示したように電流
が流れない。そして第２の接続点２からは、第３図（ａ
）に示したようにＩＦ５とｌＮ３の交点（０て示しであ
る）であるＶＣＣが出力される。
説明する。まずメモリセルアレイ１１内の選択されたメ
モリセル対において、第１の入力端子ＳＩＮに列線対選
択回路１２を介して接続されたメモリセルがオンして電
流： Ｉセルが流れ、第２の入力端子ＥＴ’Ｎに列線対
選択回路１２を介して接続されたメモリセルがオフして
電流が流れない場合の動作を説明する。第１の入力端子
ＳｒＮはセンスアンプの動作レベルである第１のインバ
ータＩＮＩの論理しきい値電圧にバイアスされると共に
、オンしたメモリセルに流れる電流： ■セルが流れる
ようにＮチャンネル型ＭＯＳＦＥＴＮ１のゲートがバイ
アスされ、Ｐチャンネル型ＭＯ５ＦＦＴ Ｐ２にも電
流： Ｉセルが流れる。そしてＰチャンネル型ＭＯ５Ｆ
ＥＴ Ｐ２と、Ｐチヤンネル型ＭＯ９ＦＥＴ Ｐ３
はカレントミラーを構成しているため、Ｐチャンネル型
Ｍ ＯＳ Ｆ ＥＴ Ｐ３には第３図（ａ）のＩＦ５
に示したように飽和領域で電流： ■セルが流れる。一
方、第２の入力端子ダＴＹもセンスアンプの動作レベル
である第２のインバータＩＮ２の論理しきい値電圧にバ
イアスされるが、第２の入力端子ＳＩＮに接続されたメ
モリセルがオフしているので、Ｎチャンネル型ＭＯＳＦ
ＥＴ Ｎ５もオフする用にゲートがバイアスされ、Ｐ
チャンネル型ＭＯ５ＦＥＴＰ６にも電流が流れない。そ
してＰチャンネル形ＭＯ５ＦＥＴ Ｐ６とＰチャンネ
ル型ＭＯ５ＦＦＴ Ｐ７及びＮチャンネル型ＭＯＳＦ
ＥＴ Ｎ８とＮチャンネル型ＭＯＳＦＥＴ Ｎ４は
カレントミラーを構成しているため、Ｐチャンネル型Ｍ
Ｏ５ＦＦＴ Ｐ７及びＮチャンネル型ＭＯＳＦＥＴＮ
８に電流が流れず、Ｎチャンネル型Ｍ ＯＳ Ｆ ＥＴ
Ｎ４にも第３図（ａ）のｌＮ４に示したように電流
が流れない。そして第２の接続点２からは、第３図（ａ
）に示したようにＩＦ５とｌＮ３の交点（０て示しであ
る）であるＶＣＣが出力される。
次にメモリセルアレイｌｌ内の選択されたメモリセル対
において、第１の入力端子ＳＩＮに列線対選択回路１２
を介して接続されたメモリセルがオフして電流が流れず
、第２の入力端子ダＴＥに列線対選択回路１２を介して
接続されたメモリセルがオンして電流： Ｉセルが流れ
ている場合、第３図（ｂ）に示したようにＰチャンネル
型ＭＯＳＦＥＴ Ｐ３には電流：ＩＦ５が流れず、一
方Ｎチャンネル型ＭＯ５ＦＥＴ Ｎ４には電流：ｌＮ
４が流れ、第２の接続点２からは、第３図（ｂ）に示し
たようにＩＦ５とＩＦ４の交点（・で示しである）であ
る接地電位ＯＶが出力される。
において、第１の入力端子ＳＩＮに列線対選択回路１２
を介して接続されたメモリセルがオフして電流が流れず
、第２の入力端子ダＴＥに列線対選択回路１２を介して
接続されたメモリセルがオンして電流： Ｉセルが流れ
ている場合、第３図（ｂ）に示したようにＰチャンネル
型ＭＯＳＦＥＴ Ｐ３には電流：ＩＦ５が流れず、一
方Ｎチャンネル型ＭＯ５ＦＥＴ Ｎ４には電流：ｌＮ
４が流れ、第２の接続点２からは、第３図（ｂ）に示し
たようにＩＦ５とＩＦ４の交点（・で示しである）であ
る接地電位ＯＶが出力される。
尚、第３図（ｂ）の動作は第３図（ａ）の動作の全く逆
であるので、ここでの詳しい説明は省略した。
であるので、ここでの詳しい説明は省略した。
上述したように本発明によるセンスアンプは、第１図に
示したように８個のＭＯＳＦＥＴ Ｎｌ。
示したように８個のＭＯＳＦＥＴ Ｎｌ。
Ｐ２．Ｐ３．Ｎ４．Ｎ５＋ Ｐ６．Ｐ７．Ｎ８と２個
のインバータＩＮＩ、ＩＮ２で構成され第６図に示され
た従来のセンスアンプと比較すると非常に回路構成が簡
単であり、センスアンプの出力信号は接地電位と電源電
圧間をフル振幅する。
のインバータＩＮＩ、ＩＮ２で構成され第６図に示され
た従来のセンスアンプと比較すると非常に回路構成が簡
単であり、センスアンプの出力信号は接地電位と電源電
圧間をフル振幅する。
第４図は本発明の第２実施例を示す回路図であり、第１
図に示した第１実施例によるセンスアンプにおいて、Ｎ
チャンネル型ＭＯＳＦＥＴ Ｎ４及びＮチャンネル型
ＭＯＳＦＥＴ Ｎ８をＮチャンネル型ＭＯＳＦＥＴ
Ｎ９を介して接地し、Ｎチャンネル型ＭＯＳＦＥＴ
Ｎ９のゲートに第１制御信号ＳＴを印加すると共に、
第１及び第２のインバータＩＮＩ〜ＩＮ２を第１及び第
２のノアゲートＮＯＲ１及びＮ０Ｒ２の一入力に第１の
制御信号を反転した信号３１１を印加して構成されてい
る。この実施例では第１実施例で示した効果の他に、第
１の制御信号ＳＴを低レベルにすることにより、Ｎチャ
ンネル型ＭＯＳＦＥＴ Ｎ９をオフさせると共に第１
及び第２のノアゲートＮ０Ｒ１及びＮ０Ｒ２の出力を低
レベルとし、Ｎチャンネル型ＭＯＳＦＥＴ ＮｌとＮ
チャンネル型ＭＯＳＦＥＴ Ｎ５をオフさせ、電流電
圧端子ＶＣＣ〜ＣＣ間に流れる電流をカットすることが
できるという利点がある。第５図は本発明の第３実施例
を示す回路図であり、第４図に示した本発明による第２
実施例において、ドレインが電源電圧端子ＶＣＣにゲー
トが第１のノアゲート（ＮＯＲＩ）の出力にソースが第
１の接続点ｌに接続されたＮチャンネル型ＭＯＳＦＥＴ
ＮＩＯと、ドレインが電源電圧端子ＶＣＣにゲート
が第２のノアグー） （ＮＯＲ２）の出力にソースが第
３の接続点３に接続されたＮチャンネル型ＭＯＳＦＥＴ
Ｎ１１を追加して構成されている。この実施例では
第１及び第２実施例で示した効果の他に、第１及び第２
の入力端子ＳＩＮ及びｙＴｘ及び列線対選択回路１２を
介して第１及び第２の入力端子ＳＩＮ及びダＴｘに接続
された選択された列線対をセンスアンプの動作電圧にま
でチャージアップするスピードが速くなるという利点が
あり、以下でその動作を簡単に説明しておく。
図に示した第１実施例によるセンスアンプにおいて、Ｎ
チャンネル型ＭＯＳＦＥＴ Ｎ４及びＮチャンネル型
ＭＯＳＦＥＴ Ｎ８をＮチャンネル型ＭＯＳＦＥＴ
Ｎ９を介して接地し、Ｎチャンネル型ＭＯＳＦＥＴ
Ｎ９のゲートに第１制御信号ＳＴを印加すると共に、
第１及び第２のインバータＩＮＩ〜ＩＮ２を第１及び第
２のノアゲートＮＯＲ１及びＮ０Ｒ２の一入力に第１の
制御信号を反転した信号３１１を印加して構成されてい
る。この実施例では第１実施例で示した効果の他に、第
１の制御信号ＳＴを低レベルにすることにより、Ｎチャ
ンネル型ＭＯＳＦＥＴ Ｎ９をオフさせると共に第１
及び第２のノアゲートＮ０Ｒ１及びＮ０Ｒ２の出力を低
レベルとし、Ｎチャンネル型ＭＯＳＦＥＴ ＮｌとＮ
チャンネル型ＭＯＳＦＥＴ Ｎ５をオフさせ、電流電
圧端子ＶＣＣ〜ＣＣ間に流れる電流をカットすることが
できるという利点がある。第５図は本発明の第３実施例
を示す回路図であり、第４図に示した本発明による第２
実施例において、ドレインが電源電圧端子ＶＣＣにゲー
トが第１のノアゲート（ＮＯＲＩ）の出力にソースが第
１の接続点ｌに接続されたＮチャンネル型ＭＯＳＦＥＴ
ＮＩＯと、ドレインが電源電圧端子ＶＣＣにゲート
が第２のノアグー） （ＮＯＲ２）の出力にソースが第
３の接続点３に接続されたＮチャンネル型ＭＯＳＦＥＴ
Ｎ１１を追加して構成されている。この実施例では
第１及び第２実施例で示した効果の他に、第１及び第２
の入力端子ＳＩＮ及びｙＴｘ及び列線対選択回路１２を
介して第１及び第２の入力端子ＳＩＮ及びダＴｘに接続
された選択された列線対をセンスアンプの動作電圧にま
でチャージアップするスピードが速くなるという利点が
あり、以下でその動作を簡単に説明しておく。
まず列線対選択回路１２で列線対が選択された場合、第
１及び第２の入力端子ＳＩＮ及びＳ−「】”と列線対は
Ｏｖであり、第１及び第２のノアゲート（ＮＯＲＩ及び
Ｎ０Ｒ２）の出力が高レベルになってＮチャンネル型Ｍ
ＯＳＦＥＴ Ｎｌ及びＮチャンネル型ＭＯＳＦＥＴ
Ｎ５がオンし、Ｐチャンネル型ＭＯ９ＦＥＴ Ｐ２
とＮチャンネル型ＭＯＳＦＥＴ Ｎｌ及びＰチャンネ
ル型ＭＯ５ＦＥＴ Ｐ６とＮチャンネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｎ ５を介して、第１及び第２の入力端
子ＳＩＮ及びＳ下Ｘと列線対のチャージアップが開始す
ると共に、Ｐチャンネル型ＭＯ３ＦＦＴ Ｐ２及びＰ
チャンネル型ＭＯ５ＦＥＴ Ｐ６よりも大きなｇｍを
有するＮチャンネル型ＭＯＳＦＥＴ ＮＩＯ及びＮチ
ャンネル型ＭＯＳＦＥＴ Ｎｉｌもオンしてチャージ
アップが急速に行われる。次にチャージアップが完了し
、第１及び第２の入力端子ＳＩＮ及びＫＴｘと列線対が
センスアンプの動作電圧（例えば１．５Ｖ）になった場
合、第１の入力端子ＳＩＮに列線対選択回路１２を介し
てオンしたメモリセルが接続されＰチャンネル型ＭＯ５
ＦＥＴＰ２及びＮチャンネル型ＭＯＳＦＥＴ Ｎｌに
電流が流れていれば第１の接続点１の電位はｖＣＣ−ｌ
ＶＴＰ ｌ−α（例えば、ＶＣＣ−Ｉ ＶＴＰ １−
α＝５． ０−１． ０−０． ５＝３． ５Ｖ、ＶＴ
ＰはＰチャンネル型ＭＯ３ＦＥＴのしきい値電圧＝−１
，ＯＶ）になると共に第１のノアゲート（ＮＯＲＩ）の
出力はセンスアンプの動作電圧＋ＶＴＮ＋β（例えば、
センスアンプの動作電圧十ＶＴＲ＋β＝１． ５＋１．
０＋０． ５＝３． ＯＶ。
１及び第２の入力端子ＳＩＮ及びＳ−「】”と列線対は
Ｏｖであり、第１及び第２のノアゲート（ＮＯＲＩ及び
Ｎ０Ｒ２）の出力が高レベルになってＮチャンネル型Ｍ
ＯＳＦＥＴ Ｎｌ及びＮチャンネル型ＭＯＳＦＥＴ
Ｎ５がオンし、Ｐチャンネル型ＭＯ９ＦＥＴ Ｐ２
とＮチャンネル型ＭＯＳＦＥＴ Ｎｌ及びＰチャンネ
ル型ＭＯ５ＦＥＴ Ｐ６とＮチャンネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｎ ５を介して、第１及び第２の入力端
子ＳＩＮ及びＳ下Ｘと列線対のチャージアップが開始す
ると共に、Ｐチャンネル型ＭＯ３ＦＦＴ Ｐ２及びＰ
チャンネル型ＭＯ５ＦＥＴ Ｐ６よりも大きなｇｍを
有するＮチャンネル型ＭＯＳＦＥＴ ＮＩＯ及びＮチ
ャンネル型ＭＯＳＦＥＴ Ｎｉｌもオンしてチャージ
アップが急速に行われる。次にチャージアップが完了し
、第１及び第２の入力端子ＳＩＮ及びＫＴｘと列線対が
センスアンプの動作電圧（例えば１．５Ｖ）になった場
合、第１の入力端子ＳＩＮに列線対選択回路１２を介し
てオンしたメモリセルが接続されＰチャンネル型ＭＯ５
ＦＥＴＰ２及びＮチャンネル型ＭＯＳＦＥＴ Ｎｌに
電流が流れていれば第１の接続点１の電位はｖＣＣ−ｌ
ＶＴＰ ｌ−α（例えば、ＶＣＣ−Ｉ ＶＴＰ １−
α＝５． ０−１． ０−０． ５＝３． ５Ｖ、ＶＴ
ＰはＰチャンネル型ＭＯ３ＦＥＴのしきい値電圧＝−１
，ＯＶ）になると共に第１のノアゲート（ＮＯＲＩ）の
出力はセンスアンプの動作電圧＋ＶＴＮ＋β（例えば、
センスアンプの動作電圧十ＶＴＲ＋β＝１． ５＋１．
０＋０． ５＝３． ＯＶ。
ＶＴＮはＮチャンネル型ＭＯＳＦＥＴのしきい値電圧＝
１．ＯＶになり、Ｎチャンネル型ＭＯＳＦＥＴ ＮＩ
Ｏはゲート電位＝３． ＯＶ、ソース電位＝３．５Ｖ
となってカットオフし、センスアンプの読み出し動作に
悪影響を与えない。一方第１の入力端子ＳＩＮに列線対
選択回路１２を介してオフしたメモリセルが接続されＰ
チャンネル型ｙ１０３ＦＦＴ Ｐ２及びＮチャンネル
型ＭＯＳＦＥＴ Ｎｌに電流が流れていなければ第１
の接続点１の電位はＶＣＣ−ＩＶＴＰＩ （例えばＶＣ
Ｃ−ＶＴＰｌ＝５．０−１．０＝４．ＯＶ）になると共
に第１のファゾー） （ＮＯＲ１）の出力はセンスアン
プの動作電圧＋ＶＴＮ （例えば、センスアンプの動作
電圧＋ＶＴＮ＝１．５＋１．０＝１゜５＋１．０＝２．
５Ｖ）になり、Ｎチャンネル型ＭＯＳＦＥＴ ＮＩＯ
はゲート電位＝２． ５Ｖ、ソース電位＝４．ＯＶとな
ってカットオフし、この場合もセンスアンプの読み出し
動作に悪影響を与えない。
１．ＯＶになり、Ｎチャンネル型ＭＯＳＦＥＴ ＮＩ
Ｏはゲート電位＝３． ＯＶ、ソース電位＝３．５Ｖ
となってカットオフし、センスアンプの読み出し動作に
悪影響を与えない。一方第１の入力端子ＳＩＮに列線対
選択回路１２を介してオフしたメモリセルが接続されＰ
チャンネル型ｙ１０３ＦＦＴ Ｐ２及びＮチャンネル
型ＭＯＳＦＥＴ Ｎｌに電流が流れていなければ第１
の接続点１の電位はＶＣＣ−ＩＶＴＰＩ （例えばＶＣ
Ｃ−ＶＴＰｌ＝５．０−１．０＝４．ＯＶ）になると共
に第１のファゾー） （ＮＯＲ１）の出力はセンスアン
プの動作電圧＋ＶＴＮ （例えば、センスアンプの動作
電圧＋ＶＴＮ＝１．５＋１．０＝１゜５＋１．０＝２．
５Ｖ）になり、Ｎチャンネル型ＭＯＳＦＥＴ ＮＩＯ
はゲート電位＝２． ５Ｖ、ソース電位＝４．ＯＶとな
ってカットオフし、この場合もセンスアンプの読み出し
動作に悪影響を与えない。
第２の入力端子ＳＪＮに間しても全く同様の動作をする
ので説明は省略する。尚、第１図に示した第１実施例に
おいて、上述したＮチャンネル型ＭＯＳＦＥＴ ＮＩ
Ｏ及びＮチャンネル型ＭＯＳＦＥＴ Ｎｌｌを追加し
て構成した場合も全く同様の効果があることは明かであ
り、ここでの説明は省略する。
ので説明は省略する。尚、第１図に示した第１実施例に
おいて、上述したＮチャンネル型ＭＯＳＦＥＴ ＮＩ
Ｏ及びＮチャンネル型ＭＯＳＦＥＴ Ｎｌｌを追加し
て構成した場合も全く同様の効果があることは明かであ
り、ここでの説明は省略する。
また、本発明によるセンスアンプは、フローティングゲ
−１・を有するメモリセルを含む電気的に書き込み可能
な読み出し専用半導体記憶装置（ＰＲＯＭ）においても
同様の効果があることは明かである。
−１・を有するメモリセルを含む電気的に書き込み可能
な読み出し専用半導体記憶装置（ＰＲＯＭ）においても
同様の効果があることは明かである。
Ｃ発明の効果］
以上説明したように本発明は、回路構成を簡単にするこ
とにより半導体基板上に構成するための面積を小さくて
きる効果がある。またセンスアンプの出力信号が接地電
位と電源電圧間をフル振幅するのでノイズマージンも大
きくとれるという効果もある。
とにより半導体基板上に構成するための面積を小さくて
きる効果がある。またセンスアンプの出力信号が接地電
位と電源電圧間をフル振幅するのでノイズマージンも大
きくとれるという効果もある。
また、制御信号を印加することにより電源電圧端子〜接
地間に流れる電流をカットすることができるという効果
と、Ｍ ＯＳ Ｆ Ｅ Ｔを２個追加することによりセ
ンスアンプの入力及び選択された列線対のチャージアッ
プを高速化できろという効果もある。
地間に流れる電流をカットすることができるという効果
と、Ｍ ＯＳ Ｆ Ｅ Ｔを２個追加することによりセ
ンスアンプの入力及び選択された列線対のチャージアッ
プを高速化できろという効果もある。
第１図及び第３図（ａ）（ｂ）は本発明の第１実施例を
示す回路図及びその出力特性を示す図、第４図及び第５
図は本発明の第２及び第３実施例をそれぞれ示す回路図
、第２図は本発明のセンスアンプを用いる読み出し専用
半導体記憶装置の構成を示す回路図、第６図は従来のセ
ンスアンプを示す回路図である。 ＭＯＯ，ＭＯＯ〜Ｍ３３゜ ７丁”Ｊ＋ Ｍ ｉ、 ｑ〒・・・・・メモリセル対、
Ｎ １ 、 Ｎ ４＋ Ｎ ＤＩ Ｎ８〜Ｎ１１．Ｔ１〜Ｔ４． Ｔ６． Ｔ８゜Ｔ９
．Ｔ１１〜Ｔ２１・・・・Ｎチャンネル型ＭＯ３ＦＥＴ
、 ＤＯ，Ｄ百〜Ｄ３゜ ＴｆＨ，Ｄ ｉ 、了〒・・・・・・列線対、Ｐ２．
Ｐａ、 Ｐａ、 Ｐ７゜Ｔ６．７７、ＴＩＯ令・
・・Ｐチャンネル型ＭＯ３Ｆ Ｅ Ｔ。 ＷＯ−Ｗ３．Ｗｉ ・・・・・・行線、１１・・・・・
・・・・・メモリセルアレイ、１２・・・・・・・・・
列線対選択回路、１３・・・・・・・・・行選択回路、
示す回路図及びその出力特性を示す図、第４図及び第５
図は本発明の第２及び第３実施例をそれぞれ示す回路図
、第２図は本発明のセンスアンプを用いる読み出し専用
半導体記憶装置の構成を示す回路図、第６図は従来のセ
ンスアンプを示す回路図である。 ＭＯＯ，ＭＯＯ〜Ｍ３３゜ ７丁”Ｊ＋ Ｍ ｉ、 ｑ〒・・・・・メモリセル対、
Ｎ １ 、 Ｎ ４＋ Ｎ ＤＩ Ｎ８〜Ｎ１１．Ｔ１〜Ｔ４． Ｔ６． Ｔ８゜Ｔ９
．Ｔ１１〜Ｔ２１・・・・Ｎチャンネル型ＭＯ３ＦＥＴ
、 ＤＯ，Ｄ百〜Ｄ３゜ ＴｆＨ，Ｄ ｉ 、了〒・・・・・・列線対、Ｐ２．
Ｐａ、 Ｐａ、 Ｐ７゜Ｔ６．７７、ＴＩＯ令・
・・Ｐチャンネル型ＭＯ３Ｆ Ｅ Ｔ。 ＷＯ−Ｗ３．Ｗｉ ・・・・・・行線、１１・・・・・
・・・・・メモリセルアレイ、１２・・・・・・・・・
列線対選択回路、１３・・・・・・・・・行選択回路、
Claims (3)
- （１）１ビットの情報を真補のデータで記憶する２個の
メモリセルで構成されたメモリセル対を列方向及び行方
向に複数個配列して成るメモリセルアレイと、前記メモ
リセル対を列方向に接続する複数の列線対と、前記メモ
リセル対を行方向に接続する複数の行線と、アドレス信
号を入力とし前記列線対を選択する列線対選択回路と、
アドレス信号を入力とし前記行線を選択する行選択回路
とを有する読み出し専用半導体記憶装置用のセンスアン
プにおいて、前記メモリセルアレイ内の選択ざれたメモ
リセル対に記憶されたデータの読み出しに用いられドレ
インが第１の接続点にゲートが第１のインバータの出力
にソースが第１の入力端子に接続された一導電型の第１
電界効果トランジスタと、ドレイン及びゲートが前記第
１の接続点にソースが電源電圧端子に接続された前記第
１電界効果トランジスタと逆導電型の第２電界効果トラ
ンジスタと、ドレインが第２の接続点にゲートが前記第
１の接続点にソースが前記電源電圧端子に接続された前
記逆導電型の第３電界効果トランジスタと、ドレインが
前記第２の接続点にゲートが第４の接続点に接続されソ
ースが接地された前記一導電型の第４電界効果トランジ
スタと、ドレインが第３の接続点にゲートが第２のイン
バータの出力にソースが第２の入力端子に接続された前
記−導電型の第５電界効果トランジスタと、ドレイン及
びゲートが前記第３の接続点にソースが前記電源電圧端
子に接続された前記逆導電型の第６電界効果トランジス
タと、ドレインが前記第４の接続点にゲートが前記第３
の接続点にソースが前記電源電圧端子に接続された前記
逆導電型の第７電界効果トランジスタと、ドレイン及び
ゲートが前記第４の接続点に接続されソースが接地され
た前記一導電型の第８電界効果トランジスタと、出力端
子とで構成され、前記第１及び第２のインバータの入力
がそれぞれ前記第１及び第２の入力端子に接続され、前
記出力端子が前記第２の接続点に接続されたことを特徴
とするセンスアンプ。 - （２）前記第４及び第８電界効果トランジスタのソース
を前記一導電型の第９電界効果トランジスタを介して接
地し、該第９電界効果トランジスタのゲートに第１の制
御信号を印加すると共に、前記第１及び第２のインバー
タに代えて第１および第２のノアゲートを配設し、該第
１及び第２のノアゲートの一方の入力に前記第１の制御
信号の反転信号を印加する特許請求の範囲第１項記載の
センスアンプ。 - （３）ドレインが前記電源電圧端子にゲートが前記第１
のインバータまたはノアゲートの出力に、ソースが前記
第１の接続点にそれぞれ接続された前記一導電型の第１
０電界効果トランジスタと、ドレインが前記電源電圧端
子に、ゲートが前記第２のインバータまたはノアゲート
の出力に、ソースが前記第３の接続点にそれぞれ接続さ
れた前記一導電型の第１１電界効果トランジスタとをさ
らに備えた特許請求の範囲第１項または第２項記載のセ
ンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15874288A JP2712313B2 (ja) | 1988-06-27 | 1988-06-27 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15874288A JP2712313B2 (ja) | 1988-06-27 | 1988-06-27 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029094A true JPH029094A (ja) | 1990-01-12 |
| JP2712313B2 JP2712313B2 (ja) | 1998-02-10 |
Family
ID=15678346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15874288A Expired - Fee Related JP2712313B2 (ja) | 1988-06-27 | 1988-06-27 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712313B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362597A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
| WO2021009607A1 (ja) * | 2019-07-12 | 2021-01-21 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、及び電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070591A (ja) * | 1983-09-28 | 1985-04-22 | Nec Corp | センスアンプ |
| JPS6339197A (ja) * | 1986-07-31 | 1988-02-19 | Ricoh Co Ltd | 不揮発性半導体記憶装置 |
-
1988
- 1988-06-27 JP JP15874288A patent/JP2712313B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070591A (ja) * | 1983-09-28 | 1985-04-22 | Nec Corp | センスアンプ |
| JPS6339197A (ja) * | 1986-07-31 | 1988-02-19 | Ricoh Co Ltd | 不揮発性半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362597A (ja) * | 1991-06-10 | 1992-12-15 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
| WO2021009607A1 (ja) * | 2019-07-12 | 2021-01-21 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、及び電子機器 |
| US11875838B2 (en) | 2019-07-12 | 2024-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712313B2 (ja) | 1998-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4973864A (en) | Sense circuit for use in semiconductor memory | |
| US5239502A (en) | Bit storage cell | |
| US4494219A (en) | Nonvolatile read only memory device | |
| JPH0160789B2 (ja) | ||
| KR0154193B1 (ko) | 센스 앰프회로 | |
| JPH0917183A (ja) | 半導体記憶装置 | |
| KR100460141B1 (ko) | 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체메모리 장치 | |
| US4939691A (en) | Static random access memory | |
| KR100203720B1 (ko) | 어드레스 신호 변화에 대한 안정한 응답특성을 갖는 어드레스 천이 검출회로를 구비한 반도체 기억장치 | |
| JPH04238197A (ja) | センスアンプ回路 | |
| US5815450A (en) | Semiconductor memory device | |
| US5761134A (en) | Data reading circuit | |
| JPH07312092A (ja) | ヒステリシスを有するセンス増幅器 | |
| JPH029094A (ja) | センスアンプ | |
| KR0136713B1 (ko) | 반도체 메모리 장치 | |
| JP2680939B2 (ja) | 半導体記憶装置 | |
| JPS63225998A (ja) | 半導体記憶装置 | |
| US4354151A (en) | Voltage divider circuits | |
| JPH03160689A (ja) | 半導体メモリ | |
| JPH04259995A (ja) | 書き込み電圧発生回路 | |
| JPH01235094A (ja) | Ｉ／ｏ線負荷回路 | |
| JPH0318277B2 (ja) | ||
| JPH0231398A (ja) | センス回路 | |
| KR950014754B1 (ko) | 반도체 소자의 전류 감지회로 | |
| JPH0440800B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |