JPH0231398A - センス回路 - Google Patents
センス回路Info
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- JPH0231398A JPH0231398A JP63182174A JP18217488A JPH0231398A JP H0231398 A JPH0231398 A JP H0231398A JP 63182174 A JP63182174 A JP 63182174A JP 18217488 A JP18217488 A JP 18217488A JP H0231398 A JPH0231398 A JP H0231398A
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- 230000004913 activation Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000007599 discharging Methods 0.000 abstract description 7
- 230000015654 memory Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、多ビツト構成の半導体メモリなどに使用され
るセンス回路に係り、特にＭＯＳ（絶縁ゲート型）トラ
ンジスタを用いてなるセンス回路に関するものである。
るセンス回路に係り、特にＭＯＳ（絶縁ゲート型）トラ
ンジスタを用いてなるセンス回路に関するものである。
（従来の技術）
従来の半導体メモリのセンス回路は、第８図に示すよう
なラッチ型センス回路か、第９図および第１０図に示す
ようなカレント・ミラー型センス回路が用いられていた
。上記ラッチ型センス回路は、２個のＣＭＯＳインバー
タ１１、■２がクロスカップル接続されてなり、この２
個のインバータ１１．１２の各入力端が一対のビット線
ＢＬ。
なラッチ型センス回路か、第９図および第１０図に示す
ようなカレント・ミラー型センス回路が用いられていた
。上記ラッチ型センス回路は、２個のＣＭＯＳインバー
タ１１、■２がクロスカップル接続されてなり、この２
個のインバータ１１．１２の各入力端が一対のビット線
ＢＬ。
ＢＬに接続されている。そして、センス回路活性化信号
ＳＥが“Ｈ” （ハイレベル）、その反転信号ＳＥが“
Ｌ” （ロウレベル）になったときに活性化され、上
記ビット線ＢＬ、ＢＬ対の電位差を増幅して出力する。
ＳＥが“Ｈ” （ハイレベル）、その反転信号ＳＥが“
Ｌ” （ロウレベル）になったときに活性化され、上
記ビット線ＢＬ、ＢＬ対の電位差を増幅して出力する。
このようなラッチ型センス回路は、−旦ラッチすると読
出しを終了するので、上記ビット線ＢＬ。
出しを終了するので、上記ビット線ＢＬ。
ＢＬ対に十分な電位差が現れるのを待ってから活性化さ
せないと、誤読出しをしてしまうおそれがある。従って
、誤読出しを避けるためには活性化の前に十分な時間的
余裕を取る必要があり、センス速度が遅くなる。
せないと、誤読出しをしてしまうおそれがある。従って
、誤読出しを避けるためには活性化の前に十分な時間的
余裕を取る必要があり、センス速度が遅くなる。
また、通常、上記ラッチ型センス回路がセンスしたとき
には、ビット線ＢＬ、ＢＬがメモリの電源電位か接地電
位かになるので、ビット線電位は電源電圧の全振幅にわ
たって変化する。従って、ビット線の容量が大きい場合
、あるいは、サイクル時間が短い場合には、ビット線の
充放電による消費電力が大きくなる。
には、ビット線ＢＬ、ＢＬがメモリの電源電位か接地電
位かになるので、ビット線電位は電源電圧の全振幅にわ
たって変化する。従って、ビット線の容量が大きい場合
、あるいは、サイクル時間が短い場合には、ビット線の
充放電による消費電力が大きくなる。
一方、第９図に示すようなカレントミラー型センス回路
は、入力用の一対のＮ型ＭＯＳトランジスタ９１．９２
と、電流制限用の１個のＮ型ＭＯＳトランジスタ９３と
、カレントミラー負荷用の一対のＰ型ＭＯＳトランジス
タ９４．９５とからなり、第１０図に示すようなカレン
トミラー型センス回路は、第９図に示すようなカレント
ミラー型センス回路の２組が差動的に接続されてなる。
は、入力用の一対のＮ型ＭＯＳトランジスタ９１．９２
と、電流制限用の１個のＮ型ＭＯＳトランジスタ９３と
、カレントミラー負荷用の一対のＰ型ＭＯＳトランジス
タ９４．９５とからなり、第１０図に示すようなカレン
トミラー型センス回路は、第９図に示すようなカレント
ミラー型センス回路の２組が差動的に接続されてなる。
これらのカレントミラー型センス回路は、入力が一対の
ビット線ＢＬＳＢＬに接続されており、センス回路活性
化信号ＳＥがハイレベルになったときに前記電流制限用
トランジスタ９３がオンになって活性化され、上゛記ビ
ット線ＢＬ、ＢＬ対の電位差に応じた出力を出力ノード
ＤＯ，または一対の出力ノードＤｏＳＤｏに出力する。
ビット線ＢＬＳＢＬに接続されており、センス回路活性
化信号ＳＥがハイレベルになったときに前記電流制限用
トランジスタ９３がオンになって活性化され、上゛記ビ
ット線ＢＬ、ＢＬ対の電位差に応じた出力を出力ノード
ＤＯ，または一対の出力ノードＤｏＳＤｏに出力する。
この場合、増幅は行われない（出力が電源電圧の全振幅
にわたる変化はしない）ので、ビット線の充放電による
消費電力は小さくて済む。
にわたる変化はしない）ので、ビット線の充放電による
消費電力は小さくて済む。
しかし、カレントミラー型センス回路のセンス速度は電
流制限用トランジスタ９３に流れる電流によって決まる
ので、高速にセンスするためには、１個のセンス回路当
り０．３ｍＡ以上の電流を流さなければならない。従っ
て、半導体メモリで例えば２００ビット同時読出しを行
わせる場合、電源電位が５Ｖとすると、センス回路だけ
で０．３Ｗも消費することになり、消費電力の制約から
読出し可能なビット数が制限される。つまり、非常に多
くのビット（例えば５００ビット以上）を同時に読出す
ような半導体メモリでは、上記したようなカレントミラ
ー型センス回路を使用することが困難になる。
流制限用トランジスタ９３に流れる電流によって決まる
ので、高速にセンスするためには、１個のセンス回路当
り０．３ｍＡ以上の電流を流さなければならない。従っ
て、半導体メモリで例えば２００ビット同時読出しを行
わせる場合、電源電位が５Ｖとすると、センス回路だけ
で０．３Ｗも消費することになり、消費電力の制約から
読出し可能なビット数が制限される。つまり、非常に多
くのビット（例えば５００ビット以上）を同時に読出す
ような半導体メモリでは、上記したようなカレントミラ
ー型センス回路を使用することが困難になる。
（発明が解決しようとする課題）
本発明は、上記したように従来のラッチ型センス回路は
活性化の前に十分な時間的余裕を取る必要があるのでセ
ンス速度が遅くなり、ビット線電位が電源電圧の全振幅
にわたって変化するのでビット線の充放電による消費電
力が大きくなるという問題点、および、従来のカレント
ミラー型センス回路はセンス速度が電流制限用トランジ
スタに流れる電流によって決まるので、高速にセンスす
るためには１個のセンス回路当り大きな電流を流さなけ
ればならず、多くのビットの同時読出しを行わせる場合
に消費電力の制約から読出し可能なビット数が制限され
るという問題点を解決すべくなされたもので、活性化の
前に十分な時間的余裕を取る必要がなくて高速にセンス
でき、消費電力が低く、半導体メモリに使用して非常に
多くのビットの同時読出しが可能となるセンス回路を提
供することを目的とする。
活性化の前に十分な時間的余裕を取る必要があるのでセ
ンス速度が遅くなり、ビット線電位が電源電圧の全振幅
にわたって変化するのでビット線の充放電による消費電
力が大きくなるという問題点、および、従来のカレント
ミラー型センス回路はセンス速度が電流制限用トランジ
スタに流れる電流によって決まるので、高速にセンスす
るためには１個のセンス回路当り大きな電流を流さなけ
ればならず、多くのビットの同時読出しを行わせる場合
に消費電力の制約から読出し可能なビット数が制限され
るという問題点を解決すべくなされたもので、活性化の
前に十分な時間的余裕を取る必要がなくて高速にセンス
でき、消費電力が低く、半導体メモリに使用して非常に
多くのビットの同時読出しが可能となるセンス回路を提
供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明のセンス回路は、一対の入力ノードを第１の電源
電位にプリチャージする手段と、前記一対の入力ノード
にそれぞれのゲートが接続され、それぞれのソースが前
記第１の電源電位ノードに接続された第１導電型の第３
のＭＯＳトランジスタおよび第４のＭＯＳトランジスタ
と、前記第３のＭＯＳトランジスタのドレインにソース
が接続された第１導電型の第５のＭＯＳトランジスタと
、前記第４のＭＯＳトランジスタのドレインにソースが
接続された第１導電型の第６のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタのドレインと第２の電源
電位ノードと間にドレイン・ソース間が接続され、ゲー
トが前記第５のＭＯＳトランジスタのゲートおよび前記
第６のＭＯＳトランジスタのドレインに接続された前記
第１導電型とは逆導電型の第２導電型の第７のＭＯＳト
ランジスタと、前記第６のＭＯＳトランジスタのドレイ
ンと前記第２の電源電位ノードとの間にドレイン・ソー
ス間が接続され、ゲートが前記第６のＭＯＳトランジス
タのゲートおよび前記第５のＭＯＳトランジスタのドレ
インに接続された第２導電型の第８のＭＯＳトランジス
タと、前記第５のＭＯＳトランジスタおよび第７のＭＯ
Ｓトランジスタのドレイン相互接続点（第１の出力ノー
ド）と前記第６のＭＯＳトランジスタおよび第８のＭＯ
Ｓトランジスタのドレイン相互接続点（第２の出力ノー
ド）とをそれぞれ前記第２の電源電位にプリチャージす
る手段とを具備してなることを特徴とする。
電位にプリチャージする手段と、前記一対の入力ノード
にそれぞれのゲートが接続され、それぞれのソースが前
記第１の電源電位ノードに接続された第１導電型の第３
のＭＯＳトランジスタおよび第４のＭＯＳトランジスタ
と、前記第３のＭＯＳトランジスタのドレインにソース
が接続された第１導電型の第５のＭＯＳトランジスタと
、前記第４のＭＯＳトランジスタのドレインにソースが
接続された第１導電型の第６のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタのドレインと第２の電源
電位ノードと間にドレイン・ソース間が接続され、ゲー
トが前記第５のＭＯＳトランジスタのゲートおよび前記
第６のＭＯＳトランジスタのドレインに接続された前記
第１導電型とは逆導電型の第２導電型の第７のＭＯＳト
ランジスタと、前記第６のＭＯＳトランジスタのドレイ
ンと前記第２の電源電位ノードとの間にドレイン・ソー
ス間が接続され、ゲートが前記第６のＭＯＳトランジス
タのゲートおよび前記第５のＭＯＳトランジスタのドレ
インに接続された第２導電型の第８のＭＯＳトランジス
タと、前記第５のＭＯＳトランジスタおよび第７のＭＯ
Ｓトランジスタのドレイン相互接続点（第１の出力ノー
ド）と前記第６のＭＯＳトランジスタおよび第８のＭＯ
Ｓトランジスタのドレイン相互接続点（第２の出力ノー
ド）とをそれぞれ前記第２の電源電位にプリチャージす
る手段とを具備してなることを特徴とする。
（作用）
プリチャージ時には、一対の入力ノードは第１の電源電
位にプリチャージされ、一対の出力ノードは第２の電源
電位にプリチャージされる。次に、センス回路が活性化
されると、一対の入力ノードに生じている電位差をセン
スしてラッチする。
位にプリチャージされ、一対の出力ノードは第２の電源
電位にプリチャージされる。次に、センス回路が活性化
されると、一対の入力ノードに生じている電位差をセン
スしてラッチする。
即ち、一方の入力ノードの電位が（第１の電源電位−第
２導電型トランジスタの閾値電圧）以下になった時点で
第３（または第４）のＭＯＳトランジスタがオンになり
、この第３（または第４）のＭＯＳトランジスタと第５
（または第６）のＭＯＳトランジスタとにより前記第１
（または第２）の出力ノードの電位が第１の電源電位に
なり、ラッチが終了する。
２導電型トランジスタの閾値電圧）以下になった時点で
第３（または第４）のＭＯＳトランジスタがオンになり
、この第３（または第４）のＭＯＳトランジスタと第５
（または第６）のＭＯＳトランジスタとにより前記第１
（または第２）の出力ノードの電位が第１の電源電位に
なり、ラッチが終了する。
（実施例）
以下、図面を参照して本発明°の一実施例を詳細に説明
する。
する。
第１図に示すセンス回路において、一対の入力ノードＡ
、 Ｂ （例えばビット線ＢＬＳＢＬ）を第１の電源電
位（Ｖ ｃｅ）にプリチャージする手段が設けられてい
る。この手段は、例えば、第１の電源電位ノードと一対
の人力ノードＡＳＢとの間に第１導電型（例えばＰチャ
ネル型）のプリチャージ用の第１のＭＯＳトランジスタ
Ｐ１および第２のＭＯＳトランジスタＰ２のそれぞれの
ソース拳ドレイン間が接続され、それぞれのゲートにセ
ンス回路活性化信号ＳＥが印加されている。また、前記
第１の電源電位ノードにＰチャネル型の第３のＭＯＳト
ランジスタＰ３および第４のＭＯＳトランジスタＰ４の
それぞれのソースが接続され、それぞれのゲートが前記
一対の入力ノードＡ、 Ｂに接続されている。
、 Ｂ （例えばビット線ＢＬＳＢＬ）を第１の電源電
位（Ｖ ｃｅ）にプリチャージする手段が設けられてい
る。この手段は、例えば、第１の電源電位ノードと一対
の人力ノードＡＳＢとの間に第１導電型（例えばＰチャ
ネル型）のプリチャージ用の第１のＭＯＳトランジスタ
Ｐ１および第２のＭＯＳトランジスタＰ２のそれぞれの
ソース拳ドレイン間が接続され、それぞれのゲートにセ
ンス回路活性化信号ＳＥが印加されている。また、前記
第１の電源電位ノードにＰチャネル型の第３のＭＯＳト
ランジスタＰ３および第４のＭＯＳトランジスタＰ４の
それぞれのソースが接続され、それぞれのゲートが前記
一対の入力ノードＡ、 Ｂに接続されている。
上記第３のＭＯＳトランジスタＰ３のドレインにＰチャ
ネル型の第５のＭＯＳトランジスタＰ５のソースが接続
され、前記第４のＭＯＳトランジスタＰ４のドレインに
Ｐチャネル型の第６のＭＯＳトランジスタＰ６のソース
が接続されている。前記第５のＭＯＳトランジスタＰ５
のドレインと第２の電源電位（Ｖ ｓｓ）ノードと間に
第２導電型（本例ではＮチャネル型）の第７のＭＯＳト
ランジスタＮ７のドレイン・ソース間が接続され、その
ゲートが前記第５のＭＯＳトランジスタＰ５のゲートお
よび前記第６のＭＯＳトランジスタＰ６のドレインに接
続されている。前記第６のＭＯＳトランジスタＰ６のド
レインと前記第２の電源電位ノードと間にＮチャネル型
の第８のＭＯＳトランジスタＮ８のドレイン・ソース間
が接続され、そのゲートが前記第６のＭＯＳトランジス
タＰ６のゲートおよび前記第５のＭＯＳトランジスタＰ
５のドレインに接続されている。
ネル型の第５のＭＯＳトランジスタＰ５のソースが接続
され、前記第４のＭＯＳトランジスタＰ４のドレインに
Ｐチャネル型の第６のＭＯＳトランジスタＰ６のソース
が接続されている。前記第５のＭＯＳトランジスタＰ５
のドレインと第２の電源電位（Ｖ ｓｓ）ノードと間に
第２導電型（本例ではＮチャネル型）の第７のＭＯＳト
ランジスタＮ７のドレイン・ソース間が接続され、その
ゲートが前記第５のＭＯＳトランジスタＰ５のゲートお
よび前記第６のＭＯＳトランジスタＰ６のドレインに接
続されている。前記第６のＭＯＳトランジスタＰ６のド
レインと前記第２の電源電位ノードと間にＮチャネル型
の第８のＭＯＳトランジスタＮ８のドレイン・ソース間
が接続され、そのゲートが前記第６のＭＯＳトランジス
タＰ６のゲートおよび前記第５のＭＯＳトランジスタＰ
５のドレインに接続されている。
さらに、前記第５のＭＯＳトランジスタＰ５および第７
のＭＯＳトランジスタＮ７のドレイン相互接続点と前記
第６のＭＯＳトランジスタおよび第８のＭＯＳトランジ
スタのドレイン相互接続点とをそれぞれ前記第２の電源
電位にプリチャージする手段が設けられている。この手
段は、例えば、前記第５のＭＯＳトランジスタＰ５およ
び第７のＭＯＳトランジスタＮ７のドレイン相互接続点
と前記第２の電源電位ノードと間にプリチャージ用のＮ
チャネル型の第９のＭ ＯＳ’ トランジスタＮ９のド
レイン・ソース間が接続され、前記第６のＭＯＳトラン
ジスタＰ６および第８のＭＯＳトランジスタＮ８のドレ
イン相互接続点と前記第２の電源電位ノードと間にＮチ
ャネル型のプリチャージ用の第１０のＭＯＳトランジス
タＮＩＯのドレイン・ソース間が接続され、これらのプ
リチャージ用のトランジスタＮ９、Ｎ１０のゲートに前
記センス回路活性化信号の反転信号ＳＥが印加される。
のＭＯＳトランジスタＮ７のドレイン相互接続点と前記
第６のＭＯＳトランジスタおよび第８のＭＯＳトランジ
スタのドレイン相互接続点とをそれぞれ前記第２の電源
電位にプリチャージする手段が設けられている。この手
段は、例えば、前記第５のＭＯＳトランジスタＰ５およ
び第７のＭＯＳトランジスタＮ７のドレイン相互接続点
と前記第２の電源電位ノードと間にプリチャージ用のＮ
チャネル型の第９のＭ ＯＳ’ トランジスタＮ９のド
レイン・ソース間が接続され、前記第６のＭＯＳトラン
ジスタＰ６および第８のＭＯＳトランジスタＮ８のドレ
イン相互接続点と前記第２の電源電位ノードと間にＮチ
ャネル型のプリチャージ用の第１０のＭＯＳトランジス
タＮＩＯのドレイン・ソース間が接続され、これらのプ
リチャージ用のトランジスタＮ９、Ｎ１０のゲートに前
記センス回路活性化信号の反転信号ＳＥが印加される。
そして、前記第５のＭＯＳトランジスタＰ５および第７
のＭＯＳトランジスタＮ７のドレイン相互接続点は第１
の出力ノードＣとなり、前記第６のＭＯＳトランジスタ
Ｐ６および第８のＭＯＳトランジスタＮ８のドレイン相
互接続点は第２の出力ノードＤとなっており、それぞれ
出力ＤＯ。
のＭＯＳトランジスタＮ７のドレイン相互接続点は第１
の出力ノードＣとなり、前記第６のＭＯＳトランジスタ
Ｐ６および第８のＭＯＳトランジスタＮ８のドレイン相
互接続点は第２の出力ノードＤとなっており、それぞれ
出力ＤＯ。
ＤＯが取出される。
次に、上記センス回路の動作について第２図を嘗照して
説明する。プリチャージ時には、信号ＳＥが′Ｌ２、そ
の反転信号ＳＥが“Ｈ２になり、プリチャージ用の第１
のＭＯＳトランジスタＰ１および第２のＭＯＳトランジ
スタＰ２とプリチャージ用の第９のＭＯＳトランジスタ
Ｎ９および第１０のＭＯＳトランジスタＮ１０とがそれ
ぞれオンになり、ビット線（ＢＬＳＢＬ）対はＶｃｃ電
位にプリチャージされ、出力ノードＣＳＤはＶＳＳ電位
にプリチャージされる。このとき、第３のＭＯＳトラン
ジスタＰ３および第４のＭＯＳトランジスタＰ４はオフ
であるので、センス回路に貫通電流が流れることはない
。
説明する。プリチャージ時には、信号ＳＥが′Ｌ２、そ
の反転信号ＳＥが“Ｈ２になり、プリチャージ用の第１
のＭＯＳトランジスタＰ１および第２のＭＯＳトランジ
スタＰ２とプリチャージ用の第９のＭＯＳトランジスタ
Ｎ９および第１０のＭＯＳトランジスタＮ１０とがそれ
ぞれオンになり、ビット線（ＢＬＳＢＬ）対はＶｃｃ電
位にプリチャージされ、出力ノードＣＳＤはＶＳＳ電位
にプリチャージされる。このとき、第３のＭＯＳトラン
ジスタＰ３および第４のＭＯＳトランジスタＰ４はオフ
であるので、センス回路に貫通電流が流れることはない
。
次に、信号ＳＥが“Ｈ”、その反転信号ＳＥが“Ｌ″に
なると、前記プリチャージ用の各トランジスタＰ１、Ｐ
２とプリチャージ用の各トランジスタＮ９、Ｎ１０とが
オフになり、センス回路は活性化され、メモリセル読出
しデータに応じてビット線対に生じる電位差（ここでは
、′０”データの読出しによってビット線・ＢＬが′Ｌ
′になる場合を示している）をセンスしてラッチする。
なると、前記プリチャージ用の各トランジスタＰ１、Ｐ
２とプリチャージ用の各トランジスタＮ９、Ｎ１０とが
オフになり、センス回路は活性化され、メモリセル読出
しデータに応じてビット線対に生じる電位差（ここでは
、′０”データの読出しによってビット線・ＢＬが′Ｌ
′になる場合を示している）をセンスしてラッチする。
即ち、上記ビット線ＢＬの電位がＶ ｃｃ＋Ｖ ｔｐ（
Ｖ ｔｐはＰチャネルトランジスタの閾値電圧であり、
Ｖ ｔｐ＜ Ｏｖ ）以下になった時点Ｔａで、第３の
ＭＯＳトランジスタＰ３がオンになり、この第３のＭＯ
ＳトランジスタＰ３と前記第５のＭＯＳトランジスタＰ
５とにより前記第１の出力ノードＣの電位がＶＳＳから
Ｖｃｃに上がり、ラッチが終了する。
Ｖ ｔｐはＰチャネルトランジスタの閾値電圧であり、
Ｖ ｔｐ＜ Ｏｖ ）以下になった時点Ｔａで、第３の
ＭＯＳトランジスタＰ３がオンになり、この第３のＭＯ
ＳトランジスタＰ３と前記第５のＭＯＳトランジスタＰ
５とにより前記第１の出力ノードＣの電位がＶＳＳから
Ｖｃｃに上がり、ラッチが終了する。
なお、もう一方のビット線ＢＬの電位はＶｃｃに維持さ
れている状態を図示しているが、読出し方法の違いやリ
ーク電流によって、このビット線ＢＬの電位も前記ビッ
ト線ＢＬの電位より遅れてｖ ｃｃ＋ ｖ ｔｐ以下に
なって第４のＭＣ３トランジスタＰ４がオンになる場合
が考えられる。この場合には、既にラッチが完了してい
て第６のＭＯＳトランジスタＰ６がオフになっているの
で、センス回路に貫通電流が流れることはない。
れている状態を図示しているが、読出し方法の違いやリ
ーク電流によって、このビット線ＢＬの電位も前記ビッ
ト線ＢＬの電位より遅れてｖ ｃｃ＋ ｖ ｔｐ以下に
なって第４のＭＣ３トランジスタＰ４がオンになる場合
が考えられる。この場合には、既にラッチが完了してい
て第６のＭＯＳトランジスタＰ６がオフになっているの
で、センス回路に貫通電流が流れることはない。
上記したセンス回路は、タイミング信号を必要としない
で一対の入力ノードの電位差をセンスしてラッチするこ
とができ、活性化の前に十分な時間的余裕を取る必要が
ないので、従来のラッチ型センス回路に比べて高速にセ
ンスできる。
で一対の入力ノードの電位差をセンスしてラッチするこ
とができ、活性化の前に十分な時間的余裕を取る必要が
ないので、従来のラッチ型センス回路に比べて高速にセ
ンスできる。
また、上記センス回路は、入力の電位がＶｃｃ＋Ｖｔｐ
を中心に振幅すればセンスしてラッチすることができ、
入力の電位は必ずしもＶｃｃとＶＳＳとの間の全振幅に
わたって変化する必要はないので、入力ノードの充放電
電流を抑制できる。この場合、ラッチにより一対の出力
ノードは、ｖＣＣとＶＳＳとの間の全振幅にわたって変
化するが、この一対の出力ノードはビット線などが接続
される一対の入力ノードに比べて容量を極めて小さくで
きるので、その充放電電流による消費電力が低くて済む
。
を中心に振幅すればセンスしてラッチすることができ、
入力の電位は必ずしもＶｃｃとＶＳＳとの間の全振幅に
わたって変化する必要はないので、入力ノードの充放電
電流を抑制できる。この場合、ラッチにより一対の出力
ノードは、ｖＣＣとＶＳＳとの間の全振幅にわたって変
化するが、この一対の出力ノードはビット線などが接続
される一対の入力ノードに比べて容量を極めて小さくで
きるので、その充放電電流による消費電力が低くて済む
。
また、上記センス回路は、−旦ラッチをしてしまえば貫
通電流が流れることはないので、この点でも消費電力が
低くなり、半導体メモリに使用して多くのビットの同時
読出しを行わせる場合に消費電力の制約が小さくなり、
非常に多くのビットの同時読出しが可能となる。
通電流が流れることはないので、この点でも消費電力が
低くなり、半導体メモリに使用して多くのビットの同時
読出しを行わせる場合に消費電力の制約が小さくなり、
非常に多くのビットの同時読出しが可能となる。
第３図は、第１図のセンス回路・を使用した多ビツト構
成のスタティック型半導体メモリの一部を示しており、
ＢＬ％ＢＬはメモリセルアレイの各カラムのビット線対
、ＭＣはスタティック型メモリセル、ＷＬはワード線で
あり、上記ビット線対ＢＬ、ＢＬと電源電位（Ｖ ｃｃ
）ノードとの間にプリチャージ用の例えばＮ型ＭＯＳト
ランジスタＮｌｌ、Ｎ１２が接続されており、それぞれ
のゲートにプリチャージ信号ＰＲが印加される。そして
、上記ビット線対ＢＬＳＢＬにそれぞれカラムスイッチ
用の例えばＮ型ＭＯＳトランジスタＮ１３、Ｎ１４を介
してセンス回路の一対の入力ノードＡ、Ｂが接続されて
おり、このカラムスイッチ用トランジスタＮ１３、Ｎ１
４の各ゲートにカラムデコーダ（図示せず）の出力ＣＤ
（カラム選択信号）が印加される。
成のスタティック型半導体メモリの一部を示しており、
ＢＬ％ＢＬはメモリセルアレイの各カラムのビット線対
、ＭＣはスタティック型メモリセル、ＷＬはワード線で
あり、上記ビット線対ＢＬ、ＢＬと電源電位（Ｖ ｃｃ
）ノードとの間にプリチャージ用の例えばＮ型ＭＯＳト
ランジスタＮｌｌ、Ｎ１２が接続されており、それぞれ
のゲートにプリチャージ信号ＰＲが印加される。そして
、上記ビット線対ＢＬＳＢＬにそれぞれカラムスイッチ
用の例えばＮ型ＭＯＳトランジスタＮ１３、Ｎ１４を介
してセンス回路の一対の入力ノードＡ、Ｂが接続されて
おり、このカラムスイッチ用トランジスタＮ１３、Ｎ１
４の各ゲートにカラムデコーダ（図示せず）の出力ＣＤ
（カラム選択信号）が印加される。
なお、一対のビット線ＢＬＳＢＬに１個のセンス回路を
対応させて使用する場合には、上記カラムスイッチ用ト
ランジスタＮ１３、Ｎ１４のゲートにＶｃｃ電位を与え
てノーマリ−オン型のＭＯＳトランジスタとすればよい
。
対応させて使用する場合には、上記カラムスイッチ用ト
ランジスタＮ１３、Ｎ１４のゲートにＶｃｃ電位を与え
てノーマリ−オン型のＭＯＳトランジスタとすればよい
。
次に、上記メモリの動作について第４図を参照して説明
する。プリチャージ時には、信号ＰＲが“Ｈｏ、信号Ｓ
Ｅが“Ｌ” その反転信号ＳＥが“Ｈ”になり、プリチ
ャージ用のトランジスタＮｉｌ、Ｎ１２がオンになり、
ビット線（Ｂ Ｌ。
する。プリチャージ時には、信号ＰＲが“Ｈｏ、信号Ｓ
Ｅが“Ｌ” その反転信号ＳＥが“Ｈ”になり、プリチ
ャージ用のトランジスタＮｉｌ、Ｎ１２がオンになり、
ビット線（Ｂ Ｌ。
ＢＬ）対の電位はＶｃｃ −Ｖｔｎ （ＶｔｎはＮチャ
ネルトランジスタの閾値電圧であり、Ｖｔｎ＞Ｏｖ）以
下にプリチャージされる。このとき、センス回路におい
ては、前記したように信号ＳＥが“Ｌ”その反転信号Ｓ
Ｅが“Ｈ”になってプリチャージが行われ、入力ノード
Ａ、ＢはＶｃｃ電位にプリチャージされる。
ネルトランジスタの閾値電圧であり、Ｖｔｎ＞Ｏｖ）以
下にプリチャージされる。このとき、センス回路におい
ては、前記したように信号ＳＥが“Ｌ”その反転信号Ｓ
Ｅが“Ｈ”になってプリチャージが行われ、入力ノード
Ａ、ＢはＶｃｃ電位にプリチャージされる。
次に、カラム選択信号ＣＤが“Ｈｏになった後、前記信
号ＰＲが“Ｌ″ 信号ＳＥが“Ｈ” その反転信号ＳＥ
が“Ｌ＃になる。次に、ワード線ＷＬの電位が“Ｈ＃に
なり、メモリセルＭＣのデータの読出しが開始する。即
ち、ワード線ＷＬの電位が“Ｈ”になると、ビット線（
ＢＬ、ＢＬ）対のうちの一方（本例ではＢＬ）の電位が
Ｖｃｃ−Ｖｔｎから下がり始める。この場合・、カラム
スイッチ用トランジスタＮ１３、Ｎ１４は、ビット線（
Ｂ Ｌ、 Ｂ Ｌ） 対ノ１を位ｈ＜ Ｖ ｃｃ −Ｖ
ｔｎテ；！６ ルときにはオフになっているが、上記
したようにビット線ＢＬの電位が下がり始めるとオンに
なる。
号ＰＲが“Ｌ″ 信号ＳＥが“Ｈ” その反転信号ＳＥ
が“Ｌ＃になる。次に、ワード線ＷＬの電位が“Ｈ＃に
なり、メモリセルＭＣのデータの読出しが開始する。即
ち、ワード線ＷＬの電位が“Ｈ”になると、ビット線（
ＢＬ、ＢＬ）対のうちの一方（本例ではＢＬ）の電位が
Ｖｃｃ−Ｖｔｎから下がり始める。この場合・、カラム
スイッチ用トランジスタＮ１３、Ｎ１４は、ビット線（
Ｂ Ｌ、 Ｂ Ｌ） 対ノ１を位ｈ＜ Ｖ ｃｃ −Ｖ
ｔｎテ；！６ ルときにはオフになっているが、上記
したようにビット線ＢＬの電位が下がり始めるとオンに
なる。
これによって、センス回路の一対の入力ノードＡＳＢの
うち一方（本例ではＡ）の電位は、急速にＶｃｃ−Ｖｔ
ｎまで低下する。そして、この低下の途中で前記したよ
うにセンス回路がセンスしてラッチする電位Ｖ ｃｃ＋
Ｖ ｔｐを通るので、高速にセンスすることが可能にな
る。つまり、上記したようなメモリのセンス回路は、ビ
ット線（ＢＬ、ＢＬ）対の電位変化を拡大して一対の入
力ノードＡＳＢに入力できるので、メモリセルデータの
高速読出しが可能になる。
うち一方（本例ではＡ）の電位は、急速にＶｃｃ−Ｖｔ
ｎまで低下する。そして、この低下の途中で前記したよ
うにセンス回路がセンスしてラッチする電位Ｖ ｃｃ＋
Ｖ ｔｐを通るので、高速にセンスすることが可能にな
る。つまり、上記したようなメモリのセンス回路は、ビ
ット線（ＢＬ、ＢＬ）対の電位変化を拡大して一対の入
力ノードＡＳＢに入力できるので、メモリセルデータの
高速読出しが可能になる。
第５図は、第１図のＶｃｃプリチャージ方式のセンス回
路とは異なるＶＳＳプリチャージ方式のセンス回路を示
していおり、第１図のセンス回路に対して、Ｖｃｃ電位
とＶｓｓ電位とを入れ替え、Ｐチャネル型のＭＯＳトラ
ンジスタＰ１〜Ｐ６をＮチャネル型のＭＯＳトランジス
タＮ１〜Ｎ６に置き替え、Ｎチャネル型のＭＯＳトラン
ジスタＮ７〜Ｎ１０をＰチャネル型のＭＯＳトランジス
タＰ７〜Ｐ１０に置き替え、活性化信号ＳＥとＳＥとを
入れ替えた相補的な構成である。この場合にも、前記実
施例の動作に準じて相補的な動作が第６図に示すように
行われ、前記実施例と同様の効果が得られる。
路とは異なるＶＳＳプリチャージ方式のセンス回路を示
していおり、第１図のセンス回路に対して、Ｖｃｃ電位
とＶｓｓ電位とを入れ替え、Ｐチャネル型のＭＯＳトラ
ンジスタＰ１〜Ｐ６をＮチャネル型のＭＯＳトランジス
タＮ１〜Ｎ６に置き替え、Ｎチャネル型のＭＯＳトラン
ジスタＮ７〜Ｎ１０をＰチャネル型のＭＯＳトランジス
タＰ７〜Ｐ１０に置き替え、活性化信号ＳＥとＳＥとを
入れ替えた相補的な構成である。この場合にも、前記実
施例の動作に準じて相補的な動作が第６図に示すように
行われ、前記実施例と同様の効果が得られる。
第７図は、第５図のセンス回路を使用したスタティック
型半導体メモリの一部を示しており、第３図のメモリに
対して、プリチャージ用およびカラムスイッチ用のトラ
ンジスタをＰチャネル型のトランジスタＰ１１〜Ｐ１４
に変更し、プリチャージ信号ＰＲに代えてその反転信号
ＰＲを用い、カラム選択信号としてカラムデコーダの出
力ＣＤの反転信号ＣＤを用いるようにした相補的な構成
である。この場合にも、前記実施例の第４図に示したよ
うな動作に準じて相補的な動作が行われ、前記実施例と
同様の効果が得られる。
型半導体メモリの一部を示しており、第３図のメモリに
対して、プリチャージ用およびカラムスイッチ用のトラ
ンジスタをＰチャネル型のトランジスタＰ１１〜Ｐ１４
に変更し、プリチャージ信号ＰＲに代えてその反転信号
ＰＲを用い、カラム選択信号としてカラムデコーダの出
力ＣＤの反転信号ＣＤを用いるようにした相補的な構成
である。この場合にも、前記実施例の第４図に示したよ
うな動作に準じて相補的な動作が行われ、前記実施例と
同様の効果が得られる。
［発明の効果コ
上述したように本発明のセンス回路によれば、活性化の
前に十分な時間的余裕を取る必要が、なくなるので高速
にセンスでき、入力ノードの充放電電流を抑制できるの
で消費電力が低い。また、旦ラッチをしてしまえば貫通
電流が流れることはなく消費電力が低いので、半導体メ
モリに使用して非常に多くのビットの同時読出しを行う
ことができる。
前に十分な時間的余裕を取る必要が、なくなるので高速
にセンスでき、入力ノードの充放電電流を抑制できるの
で消費電力が低い。また、旦ラッチをしてしまえば貫通
電流が流れることはなく消費電力が低いので、半導体メ
モリに使用して非常に多くのビットの同時読出しを行う
ことができる。
第１図は本発明の一実施例に係るセンス回路を示す回路
図、第２図は第１図のセンス回路の動作を示す波形図、
第３図は第１図のセンス回路を使用した半導体メモリの
一部を示す回路図、第４図は第３図のメモリの動作を示
す波形図、第５図は本発明の他の実施例に係るセンス回
路を示す回路図、第６図は第５図のセンス回路の動作を
示す波形図、第７図は第５図のセンス回路を使用した半
導体メモリの一部を示す回路図、第８図は従来のラッチ
型センス回路を示す回路図、第９図および第１０図はそ
れぞれ従来のカレントミラー型センス回路を示す回路図
である。 Ｐ１〜Ｐ１４・・・Ｐチャネル型のＭＯＳトランジスタ
、Ｎ１〜Ｎ１４・・・Ｎチャネル型のＭＯＳトランジス
タ、ＢＬ、ＢＬ・・・ビット線、Ａ、Ｂ・・・入力ノー
ド、ＣＳＤ・・・出力ノード。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 一〜Ｐ１４ 戸Ｂ Ｄ。 第 図 第 図 第 図
図、第２図は第１図のセンス回路の動作を示す波形図、
第３図は第１図のセンス回路を使用した半導体メモリの
一部を示す回路図、第４図は第３図のメモリの動作を示
す波形図、第５図は本発明の他の実施例に係るセンス回
路を示す回路図、第６図は第５図のセンス回路の動作を
示す波形図、第７図は第５図のセンス回路を使用した半
導体メモリの一部を示す回路図、第８図は従来のラッチ
型センス回路を示す回路図、第９図および第１０図はそ
れぞれ従来のカレントミラー型センス回路を示す回路図
である。 Ｐ１〜Ｐ１４・・・Ｐチャネル型のＭＯＳトランジスタ
、Ｎ１〜Ｎ１４・・・Ｎチャネル型のＭＯＳトランジス
タ、ＢＬ、ＢＬ・・・ビット線、Ａ、Ｂ・・・入力ノー
ド、ＣＳＤ・・・出力ノード。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 一〜Ｐ１４ 戸Ｂ Ｄ。 第 図 第 図 第 図
Claims (5)
- （１）一対の入力ノードを第１の電源電位にプリチャー
ジする手段と、 前記一対の入力ノードにそれぞれのゲートが接続され、
それぞれのソースが前記第１の電源電位ノードに接続さ
れた第１導電型の第３のＭＯＳトランジスタおよび第４
のＭＯＳトランジスタと、前記第３のＭＯＳトランジス
タのドレインにソースが接続された第１導電型の第５の
ＭＯＳトランジスタと、 前記第４のＭＯＳトランジスタのドレインにソースが接
続された第１導電型の第６のＭＯＳトランジスタと、 前記第５のＭＯＳトランジスタのドレインと第２の電源
電位ノードとの間にドレイン・ソース間が接続され、ゲ
ートが前記第５のＭＯＳトランジスタのゲートおよび前
記第６のＭＯＳトランジスタのドレインに接続された前
記第１導電型とは逆導電型の第２導電型の第７のＭＯＳ
トランジスタと、 前記第６のＭＯＳトランジスタのドレインと前記第２の
電源電位ノードとの間にドレイン・ソース間が接続され
、ゲートが前記第６のＭＯＳトランジスタのゲートおよ
び前記第５のＭＯＳトランジスタのドレインに接続され
た第２導電型の第８のＭＯＳトランジスタと、 前記第５のＭＯＳトランジスタおよび第７のＭＯＳトラ
ンジスタのドレイン相互接続点と前記第６のＭＯＳトラ
ンジスタおよび第８のＭＯＳトランジスタのドレイン相
互接続点とをそれぞれ前記第２の電源電位にプリチャー
ジする手段とを具備してなることを特徴とするセンス回
路。 - （２）前記一対の入力ノードを第１の電源電位にプリチ
ャージする手段は、第１の電源電位ノードと一対の入力
ノードとの間にそれぞれのソース・ドレイン間が接続さ
れ、それぞれのゲートにセンス回路活性化信号が印加さ
れる第１導電型の第１のＭＯＳトランジスタおよび第２
のＭＯＳトランジスタからなることを特徴とする請求項
１記載のセンス回路。 - （３）前記第５のＭＯＳトランジスタおよび第７のＭＯ
Ｓトランジスタのドレイン相互接続点と前記第６のＭＯ
Ｓトランジスタおよび第８のＭＯＳトランジスタのドレ
イン相互接続点とを前記第２の電源電位にプリチャージ
する手段は、前記第５のＭＯＳトランジスタおよび第７
のＭＯＳトランジスタのドレイン相互接続点と前記第２
の電源電位ノードと間にドレイン・ソース間が接続。 され、ゲートに前記センス回路活性化信号の反転信号が
印加される第２導電型の第９のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタおよび第８のＭＯＳトラ
ンジスタのドレイン相互接続点と前記第２の電源電位ノ
ードとの間にドレイン・ソース間が接続され、ゲートに
前記センス回路活性化信号の反転信号が印加される第２
導電型の第１０のＭＯＳトランジスタとからなることを
特徴とする請求項１記載のセンス回路。 - （４）前記第１導電型はＰチャネル型、第２導電型はＮ
チャネル型であり、前記一対の入力ノードが半導体メモ
リのカラムスイッチ用のＮチャネル型のＭＯＳトランジ
スタを介して一対のビット線に接続され、この一対のビ
ット線と前記第１の電源電位ノードとの間にＮチャネル
型のＭＯＳトランジスタが接続されていることを特徴と
する請求項１記載のセンス回路。 - （５）前記第１導電型はＮチャネル型、第２導電型はＰ
チャネル型であり、前記一対の入力ノードが半導体メモ
リのカラムスイッチ用のＰチャネル型のＭＯＳトランジ
スタを介して一対のビット線に接続され、この一対のビ
ット線と前記第２の電源電位ノードとの間にＰチャネル
型のＭＯＳトランジスタが接続されていることを特徴と
する請求項１記載のセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182174A JPH0231398A (ja) | 1988-07-21 | 1988-07-21 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182174A JPH0231398A (ja) | 1988-07-21 | 1988-07-21 | センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0231398A true JPH0231398A (ja) | 1990-02-01 |
Family
ID=16113638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182174A Pending JPH0231398A (ja) | 1988-07-21 | 1988-07-21 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0231398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06215578A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 半導体記憶装置 |
| JP2011233233A (ja) * | 2011-08-26 | 2011-11-17 | Renesas Electronics Corp | 半導体装置 |
-
1988
- 1988-07-21 JP JP63182174A patent/JPH0231398A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06215578A (ja) * | 1993-01-13 | 1994-08-05 | Nec Corp | 半導体記憶装置 |
| JP2011233233A (ja) * | 2011-08-26 | 2011-11-17 | Renesas Electronics Corp | 半導体装置 |
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