JPS6339197A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6339197A JPS6339197A JP61181756A JP18175686A JPS6339197A JP S6339197 A JPS6339197 A JP S6339197A JP 61181756 A JP61181756 A JP 61181756A JP 18175686 A JP18175686 A JP 18175686A JP S6339197 A JPS6339197 A JP S6339197A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、電気的に消去可能な不揮発性半導体記憶素子
Ｃ以下ＥＥＦＲＯＭという）を用いた記憶装置に関する
ものである。
Ｃ以下ＥＥＦＲＯＭという）を用いた記憶装置に関する
ものである。
（従来技術）
ＥＥＰＲＯＭを用いた記憶装置において、読出し速度を
高速化するために１個のメモリセルに２個のＥＥＰＲＯ
Ｍを使用し、それらの２個のＥＥＦＲＯＭの出力信号の
差を検出するようにしたものが提案されている（ ｒＴ
ｈｅ Ｉｎｃｒｅｄｉｂｌｅ ＥＥＰＲＯＭＪＳｏｕｔ
ｈｃｏｎ／ ８５論文集 参照）。
高速化するために１個のメモリセルに２個のＥＥＰＲＯ
Ｍを使用し、それらの２個のＥＥＦＲＯＭの出力信号の
差を検出するようにしたものが提案されている（ ｒＴ
ｈｅ Ｉｎｃｒｅｄｉｂｌｅ ＥＥＰＲＯＭＪＳｏｕｔ
ｈｃｏｎ／ ８５論文集 参照）。
第２図にその提案された記憶装置の１個のメモリセルを
示す。Ｐ＋、Ｐ：はＥＥＰＲＯＭを示すＭｏＳトランジ
スタであり、ＭＯＳトランジスタＰ１は選択用のＭＯＳ
トランジスタＱ１を介してビットラインＢＬに接続され
、ＭＯＳトランジスタＰ二は選択用のＭｏＳトランジス
タＱ２を介してビットラインＢＬに接続されている。ビ
ットラインＢＬ、ＢＬはそれぞれ差動増幅器２の２入力
に接続されている。選択用ＭＯＳトランジスタＱ＋、Ｑ
：のゲートにはワードラインＷＬが接続されている。
示す。Ｐ＋、Ｐ：はＥＥＰＲＯＭを示すＭｏＳトランジ
スタであり、ＭＯＳトランジスタＰ１は選択用のＭＯＳ
トランジスタＱ１を介してビットラインＢＬに接続され
、ＭＯＳトランジスタＰ二は選択用のＭｏＳトランジス
タＱ２を介してビットラインＢＬに接続されている。ビ
ットラインＢＬ、ＢＬはそれぞれ差動増幅器２の２入力
に接続されている。選択用ＭＯＳトランジスタＱ＋、Ｑ
：のゲートにはワードラインＷＬが接続されている。
この記憶装置において、ワードラインＷＬをハイレベル
にすることにより記憶用ＭＯＳＩ〜ランジスタＰ＋、Ｐ
口を選択し、差動増幅器２によりそれらの記憶用ＭｏＳ
トランジスタＰ＋、Ｐ＝の出力信号の差を取る。
にすることにより記憶用ＭＯＳＩ〜ランジスタＰ＋、Ｐ
口を選択し、差動増幅器２によりそれらの記憶用ＭｏＳ
トランジスタＰ＋、Ｐ＝の出力信号の差を取る。
ところで、このような記憶装置では、記憶用Ｍ０Ｓトラ
ンジスタＰ＋、Ｐ＝に書込みを行なう場合には、予めＭ
ＯＳトランジスタＰ＋、Ｐ＝をともに消去しておき、そ
の後必要とするＭＯＳトランジスタＰ＋又はＰ二にのみ
書込み動作を行なう。
ンジスタＰ＋、Ｐ＝に書込みを行なう場合には、予めＭ
ＯＳトランジスタＰ＋、Ｐ＝をともに消去しておき、そ
の後必要とするＭＯＳトランジスタＰ＋又はＰ二にのみ
書込み動作を行なう。
したがって、記憶用ＭＯＳトランジスタＰ＋。
Ｐりを予め消去するための付加回路が必要となる。
（目的）
本発明は、メモリセルの読出し速度を高速化し、記憶用
ＭＯＳトランジスタの特性のばらつきによる影響を小さ
くするとともに、性能劣化による影響も小さくするため
に、メモリセルに一対のＭＯＳトランジスタを備えそれ
らの信号の差を出力とするとともに、一対の記憶用Ｍｏ
Ｓトランジスタの書込み前の消去動作を不要にして一度
に一対の記憶用ＭＯＳトランジスタにデータを容積する
ことのできる記憶装置を提供することを目的とするもの
である。
ＭＯＳトランジスタの特性のばらつきによる影響を小さ
くするとともに、性能劣化による影響も小さくするため
に、メモリセルに一対のＭＯＳトランジスタを備えそれ
らの信号の差を出力とするとともに、一対の記憶用Ｍｏ
Ｓトランジスタの書込み前の消去動作を不要にして一度
に一対の記憶用ＭＯＳトランジスタにデータを容積する
ことのできる記憶装置を提供することを目的とするもの
である。
（構成）
本発明の不揮発性半導体記憶装置は、メモリセルにＥＥ
ＰＲＯＭを有し、一方のＥＥＰＲＯＭのドレインを他方
のＥＥＦＲＯＭのゲートに、他方（７）ＥＥＰＲＯＭの
ドレインヲ一方のＥＥＰＲＯＭのゲートにそれぞれ接続
し、かつ、両ＥＥＰＲＯＭの出力を差動増幅器の２入力
として検出することを特徴とするものである。
ＰＲＯＭを有し、一方のＥＥＰＲＯＭのドレインを他方
のＥＥＦＲＯＭのゲートに、他方（７）ＥＥＰＲＯＭの
ドレインヲ一方のＥＥＰＲＯＭのゲートにそれぞれ接続
し、かつ、両ＥＥＰＲＯＭの出力を差動増幅器の２入力
として検出することを特徴とするものである。
以下、実施例について具体的に説明する。
第１図は一実施例における１個のメモリセルを表わすも
のである。
のである。
Ｅ Ｅ Ｐ ＲＯＭを表わす記憶用ＭＯＳトランジスタ
Ｐ＋、Ｐ：＝は相補型に接続されている。すなわち、Ｍ
ＯＳトランジスタＰ１のドレインがＭＯＳトランジスタ
Ｐ２のゲートに接続されｌＭＯＳＭＯＳトランジスタＰ
＋インがＭＯＳトランジスタＰ１のゲートに接続されて
いる。ＭＯＳ）−ランジスタＰ＋は選択用ＭＯＳトラン
ジスタＱ１を介してビットラインＢＬに接続され、ＭＯ
ＳトランジスタＰ：は選択用ＭＯＳトランジスタＱ−２
を介してビットラインＷτに接続されている。ビットラ
インＢＬ、ＢＬはそれぞれ差動増幅器２の２入力に接続
されている。 選択用ＭＯＳ）−ランジスタＱ＋、Ｑ：
のゲートにはワードラインＷＬが接続されている。
Ｐ＋、Ｐ：＝は相補型に接続されている。すなわち、Ｍ
ＯＳトランジスタＰ１のドレインがＭＯＳトランジスタ
Ｐ２のゲートに接続されｌＭＯＳＭＯＳトランジスタＰ
＋インがＭＯＳトランジスタＰ１のゲートに接続されて
いる。ＭＯＳ）−ランジスタＰ＋は選択用ＭＯＳトラン
ジスタＱ１を介してビットラインＢＬに接続され、ＭＯ
ＳトランジスタＰ：は選択用ＭＯＳトランジスタＱ−２
を介してビットラインＷτに接続されている。ビットラ
インＢＬ、ＢＬはそれぞれ差動増幅器２の２入力に接続
されている。 選択用ＭＯＳ）−ランジスタＱ＋、Ｑ：
のゲートにはワードラインＷＬが接続されている。
本実施例において、書込み又は読出しの際のメモリセル
の選択は、ワードラインＷＬの信号により行なわれる。
の選択は、ワードラインＷＬの信号により行なわれる。
すなわち、ワードライン信号がノ１イレベルであれば選
択用ＭＯＳトランジスタＱｌ＋Ｑこが導通して記憶用Ｍ
ＯＳトランジスタＰ＋。
択用ＭＯＳトランジスタＱｌ＋Ｑこが導通して記憶用Ｍ
ＯＳトランジスタＰ＋。
Ｐ２が選択されることになる。
記憶用ＭＯＳトランジスタＰ＋、Ｐ二へのプログラムは
、ゲートとドレインの間に高電界を印加して行なう。高
電界は両極性であり、例えばゲートがハイレベルでドレ
インが低レベルのときに書込みが行なわれ、逆にゲート
が低レベルでドレインが高レベルのときに消去が行なわ
れる。本実施例においてはビットラインＢＬ、ＢＬの一
方を正の電位、他方を０電位とする。このとき、記憶用
ＭＯＳ）−ランジスタＰ＋、Ｐ＝は一方が消去状態に、
他方が書込み状態になる。したがって、一定期間このビ
ットラインＢＬ、ＢＬの電位を維持すれば、記憶用ＭＯ
ＳトランジスタＰ＋、Ｐ＝には「０」レベルと「１」レ
ベルが記憶される。
、ゲートとドレインの間に高電界を印加して行なう。高
電界は両極性であり、例えばゲートがハイレベルでドレ
インが低レベルのときに書込みが行なわれ、逆にゲート
が低レベルでドレインが高レベルのときに消去が行なわ
れる。本実施例においてはビットラインＢＬ、ＢＬの一
方を正の電位、他方を０電位とする。このとき、記憶用
ＭＯＳ）−ランジスタＰ＋、Ｐ＝は一方が消去状態に、
他方が書込み状態になる。したがって、一定期間このビ
ットラインＢＬ、ＢＬの電位を維持すれば、記憶用ＭＯ
ＳトランジスタＰ＋、Ｐ＝には「０」レベルと「１」レ
ベルが記憶される。
読出し時はワードラインＷＬをハイレベルにすることに
より、差動増幅器２によって一対の記憶用ＭｏＳトラン
ジスタＰ＋、Ｐ＝の相対的な電位差が検出される。
より、差動増幅器２によって一対の記憶用ＭｏＳトラン
ジスタＰ＋、Ｐ＝の相対的な電位差が検出される。
（効果）
本発明ではメモリセルとして一対のＭ ＯＳ型記憶素子
を使用し、かつ、それらを相補型に接続するとともに、
それらの記憶素子の読出しを差動増幅器によって行なう
ようにしたので、一対のビットラインに相反信号を入力
することによって記憶素子へのプログラムが一度で終了
する。したがって、第２図に示されるような従来の記憶
装置における煩雑な書込み手順やそのための複雑な周辺
回路は不要となる。
を使用し、かつ、それらを相補型に接続するとともに、
それらの記憶素子の読出しを差動増幅器によって行なう
ようにしたので、一対のビットラインに相反信号を入力
することによって記憶素子へのプログラムが一度で終了
する。したがって、第２図に示されるような従来の記憶
装置における煩雑な書込み手順やそのための複雑な周辺
回路は不要となる。
そして、本発明ではメモリセルを相補型に構成し、相対
的な電位差を検知してそれを増幅するので、二次的な効
果として記憶素子の特性のばらつきに対して読出し時の
余裕度が大きくなる。
的な電位差を検知してそれを増幅するので、二次的な効
果として記憶素子の特性のばらつきに対して読出し時の
余裕度が大きくなる。
また、記憶素子では一般に、保持時間あるいは書換え回
数に比例する特性の劣化が知られているが、このような
記憶素子の特性劣化も一対の記憶素子の相対的な電位差
を検知することによりその余裕度が大きくなる。
数に比例する特性の劣化が知られているが、このような
記憶素子の特性劣化も一対の記憶素子の相対的な電位差
を検知することによりその余裕度が大きくなる。
第１図は本発明における１個のメモリセルを示す回路図
、第２図は従来の記憶装置における１個のメモリセルを
示す回路図である。 Ｐ＋、Ｐ＝・・・・・・記憶用ＭＯＳトランジスタ、Ｑ
＋、Ｑ：・・・・・・選択用ＭｏＳトランジスタ、２・
・・・・・差動増幅器。
、第２図は従来の記憶装置における１個のメモリセルを
示す回路図である。 Ｐ＋、Ｐ＝・・・・・・記憶用ＭＯＳトランジスタ、Ｑ
＋、Ｑ：・・・・・・選択用ＭｏＳトランジスタ、２・
・・・・・差動増幅器。
Claims (1)
- （１）メモリセルに一対の電気的に消去可能な不揮発性
ＭＯＳ型記憶素子を有し、一方の記憶素子のドレインを
他方の記憶素子のゲートに、他方の記憶素子のドレイン
を一方の記憶素子のゲートにそれぞれ接続し、かつ、両
記憶素子の出力を差動増幅器の２入力として検出する不
揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181756A JPS6339197A (ja) | 1986-07-31 | 1986-07-31 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181756A JPS6339197A (ja) | 1986-07-31 | 1986-07-31 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339197A true JPS6339197A (ja) | 1988-02-19 |
Family
ID=16106336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181756A Pending JPS6339197A (ja) | 1986-07-31 | 1986-07-31 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339197A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029094A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | センスアンプ |
| JPWO2005096314A1 (ja) * | 2004-03-31 | 2008-02-21 | 財団法人北九州産業学術推進機構 | 半導体不揮発記憶回路 |
-
1986
- 1986-07-31 JP JP61181756A patent/JPS6339197A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029094A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | センスアンプ |
| JPWO2005096314A1 (ja) * | 2004-03-31 | 2008-02-21 | 財団法人北九州産業学術推進機構 | 半導体不揮発記憶回路 |
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