JPH0287819A - ＢｉＣＭＯＳ論理回路 - Google Patents

ＢｉＣＭＯＳ論理回路

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JPH0287819A
JPH0287819A JP63240176A JP24017688A JPH0287819A JP H0287819 A JPH0287819 A JP H0287819A JP 63240176 A JP63240176 A JP 63240176A JP 24017688 A JP24017688 A JP 24017688A JP H0287819 A JPH0287819 A JP H0287819A
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    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｂ　ｉ　ＣＭＯＳ論理回路に関し、特にその
動作速度を高速ならしめたＢ　ｉ　ＣＭＯＳ論理回路に
関する。
［従来の技術］ 従来のＢ　ｉ　ＣＭＯＳ論理回路においては、その出力
がフォールする際の電荷引き抜き用のバイポーラトラン
ジスタのベース電流は、そのゲートが論理入力に接続さ
れたＭＯＳ）ランジスタで供給しているのみであった。
そのようなりｉＣＭＯ３論理回路の例を第４図に示す、
これはＢ　ｉ　ＣＭＯＳインバータの例であって、同図
に示すように、二つの電源ＶＣＣとＶＥＥとの間には、
ＰＭＯＳトランジスタ４０１とＮＭＯＳ）ランジスタ４
゜２とからなるＣＭＯＳインバータと、ＮＰＮバイポー
ラトランジスタ４０４と４０５との直列回路とが接続さ
れている。そして、ＣＭＯＳインバータの出力端子Ｎ４
１は、電源Ｖｃｅ寄りのバイポーラトランジスタ４０４
のベースに接続され、また、電源ＶＥＥ寄りのバイポー
ラトランジスタ４０５のコレクタ・ベース間には、その
ゲートが入力端子に接続されたＮＭＯＳ）ランジスタ４
０３が接続され、ＮＭＯＳトランジスタ４０３のソース
とバイポーラトランジスタ４０５のベースとの接続点Ｎ
４２と電源ＶＥＥとの間には抵抗４０６が接続されてい
る。
この種Ｂ　ｉ　ＣＭＯＳ論理回路においては、その出力
がフォールする場合、出力端子○からの電荷の引き抜き
は、直列接続されたバイポーラトランジスタのうち、Ｖ
ＥＥ寄りのバイポーラトランジスタ４０５で行い、その
ベース電流は、コレクタ・ベース間に接続されたＮＭＯ
Ｓトランジスタ４０３のゲートに入力信号を与えること
によりこれを導通せしめて、供給していた。
［発明が解決しようとする開題点］ 上述した従来のＢ　ｉ　ＣＭＯＳ論理回路は、出力がフ
ォールする場合、出力引き下げ用のバイポーラトランジ
スタのベース電流を、該バイポーラトランジスタのコレ
クタ・ベース間に接続されたＮＭＯＳ）ランジスタで供
給しているため、出力の電位がある程度まで下がって、
バイポーラトランジスタのコレクタ・ベース間の電圧が
小さくなると、ＮＭＯＳトランジスタのドレイン・ソー
ス間電圧が小さくなる。そのため、ＮＭｏ５トランジス
タは線型動作領域にはいり、十分なベース電流を供給す
ることができなくなる。その結果、出力電位の低下速度
が小さくなり、論理回路の遅延時間が増大する。
第５図に第４図の回路に対する入力端子■、出力端子０
の電位ＶＩ、ＶＯの時間に対する波形及びＣＭＯＳ論理
回路の出力端子Ｎ４１の電位ＶＮ４１の波形を示す。こ
こで、ＶＳ２１が速やかに下降しているにも拘らず、バ
イポーラトランジスタ４０５に十分なベース電流が供給
されず、そのコレクタ電流は小さいままに留まるので、
ＶＯの降下が遅れ、伝播遅延時間ｔｐｄが大きくなって
いる。例えば、ＰＭＯＳトランジスタ４０１．ＮＭＯＳ
トランジスタ４０２．４０３のゲート巾／ゲート長を°
各々２０／１．５．５／１．３．１０／１．３［μｍ］
とし、バイポーラトランジスタ３０４．３０５のエミッ
タ面積を７．２μｍ２抵抗３０６を２０にΩとし、電源
電圧を４，５Ｖとした場合、遅延時間ｔｐｃ＋は、ｔｐ
ｄ＝０．６３ｎｓ程度となる。
［問題点を解決するための手段］ 本発明によるＢ１ＣＭＯＳ論理回路は、正電源と負電源
との間に、ＣＭＯＳ論理回路と、２つのＮＰＮバイポー
ラトランジスタの直列回路とが接続され、ＣＭＯＳ論理
回路の出力端子が正電源側のバイポーラトランジスタの
ベースに接続されており、かつ、正電源と、負電源側の
バイポーラトランジスタのベースとの間には、そのゲー
トがＣＭＯＳ論理回路の出力端子に接続されたＮＭＯＳ
トランジスタと、そのゲートがＣＭＯＳ論理回路の入力
端子に接続されたＮＭＯＳトランジスタとの直列回路が
接続されたものである。
［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
第１図は、本発明の一実施例を示すＢ１ＣＭＯＳインバ
ータの回路図であるが、同図において、第４図の従来例
のものと共通の部分には、その１桁目が共通する番号が
付されているのでその部分に関する詳細な説明は省略す
る。この実施例においては、従来のＢ　ｉ　ＣＭＯＳイ
ンバータの回路に加えて、ＮＭＯＳ）ランジスタ１０７
と１０８との直列回路が、バイポーラトランジスタ１０
５のベースとＮＭＯＳ）ランジスタ１０３との接続点Ｎ
１２と正電源■ＣＣとの間に設置され、各々のＮＭＯＳ
）ランジスタのゲートは、ＰＭＯＳトランジスタ１０１
とＮＭＯＳ）ランジスタ１０２からなるＣＭＯＳインバ
ータの出力端子Ｎｉｌ及び入力端子Ｉに接続されている
。
入力端子Ｉの電位ＶＩが低レベルから高レベルへ移行す
る場合、第２図に示すように、入力信号ＶＩが立上り初
めてから、ある一定時間をおいてＣＭＯＳインバータの
出力端子Ｎｉｌの電位ＶＮ１１が立下り始める。よって
、ＶＩが上昇し、ＮＭＯＳトランジスタ１０８がオンす
る時点ｔ１から、ＶＮｌｌが下降し、Ｎ　Ｍ　ＯＳ　ト
ランジスタ１０７がオフする時点ｔ２までのある一定時
間ｔ。
においては、在来ルートとは別に、ＮＭＯ３）ランジス
タ１０７．１０８を通してＶＣＣから直接ベース電流が
バイポーラトランジスタ１０５へ供給され、ベース電流
が増加する。従って、この期間、コレクタ電流、即ち、
出力端子Ｏからの電荷の引き抜き速度が増大し、遅延時
間ｔｐｃ＋が減少する。例えば、ＰＭＯＳトランジスタ
１０１、ＮＭＯＳトランジスタ１０２．１０３．１０７
．１０８のゲート巾／ゲート長を、各々、２０／１゜５
．５／１．３．１０／１．３．２０／１．３．２０／１
．３　［μｍ］とし、バイポーラトランジスタ１０４．
１０５のエミッタ面積を７．２μｍ２、抵抗１０６を２
０にΩとし、電源電圧を４゜５■とした場合、遅延時間
ｔｐｄは、ｔｐｄ＝０４８ｎｓとなり、従来の第４図の
例と比べて、２４％程度の改善をはかることができる。
次に、第３図を参照して、本発明の他の実施例について
説明する。この実施例は、ＢｉＣＭＯ８２人力ＮＯＲ回
路に関するものであって、従来のＢｉＣＭＯ３２人力Ｎ
ＯＲ回路と同様に、ＰＭＯＳトランジスタ３０１．３０
２及びＮ　Ｍ　ＯＳ　＋−ランジスタ３０３．３０４か
らなるＣＭＯＳ２人力ＮＯＲ回路並びに２電源ＶＣＣ，
ＶＥＥ間に接続された２つのバイポーラトランジスタ３
０７．３０８、バイポーラトランジスタ３０８にベース
電流を供給するＮＭＯＳトランジスタ３０５．３０６及
びバイポーラトランジスタ３０８のベース・エミッタ間
に接続された抵抗３０９によってＢｉＣＭＯ３２人力Ｎ
ＯＲ回路が構成されているが、この実施例では、従来の
このＢｉＣＭＯ８２人力ＮＯＲ回路に加えて、ＮＭＯ３
）ランジスタ３１０と、ＮＭＯ８トランジスタ３１１及
びＮＭＯＳトランジスタ３１２による並列回路との直列
回路が、図のように、バイポーラトランジスタ３０８の
ベースとＮＭｏ５トランジスタ３０５．３０６との接続
点Ｎ３２と正電源ＶＣＣとの間に設置され、各々のゲー
トは、ＣＭＯ３２人力ＮＯＲ回路の出力端子Ｎ３１及び
入力端子■１、Ｉ２に接続されている。
先の実施例と同様に入力端子ＩＩ（またはＩ２）の電位
ＶＩＩ（ｔたはＶｌ　２）が低レベルから高レベルへ移
行する場合［ただし、このときＩ２（まなはＩＩ）の電
位は低レベルとする］、ｖｒｌ（またはＶｌ　２＞が上
昇し、ＮＭＯ３）ランジスタ３１１（または３１２）が
オンとなり、このトランジスタと既にオン状態となって
いたＮＭＯＳトランジスタ３１０との直列回路によりバ
イポーラトランジスタ３０８のベース電流を増加させる
。この状態は、ＣＭＯＳ論理回路の出力端子Ｎ３１の電
位ＶＮ３１が下降し、ＮＭＯＳトランジスタ３１０がオ
フとなるまでの一定時間続き、その間、バイポーラトラ
ンジスタ３０８のコレクタ電流が増加し、その結果、遅
延時間ｔｐｄは小さくなる。
以上、インバータとＮＯＲ回路の実施例について説明し
たが、本発明は、勿論、他のＢｉＣＭＯ８論理回路にも
適用することができる。
［発明の効果］ 以上説明したように本発明は、出力電位引き下げ用のバ
イポーラトランジスタのベースと正電源との間に、その
ゲートがＣＭＯＳ論理回路の入力端子または出力端子の
それぞれに接続された、ＭＯＳトランジスタの直列回路
を接続することにより、出力電位引き下げ用のバイポー
ラトランジスタのベース電流を一定時間増大させるもの
であるから、出力がフォールする際のＢ　ｉ　ＣＭＯＳ
論理回路の信号の伝播遅延時間ｔｐｄを小さくすること
ができる。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す回路図、第２図は、
第１図の回路の動作説明図、第３図は、本発明の他の実
施例を示す回路図、第４図は、従来例を示す回路図、第
５図は、第４図の回路の動作説明図である。 １０１．３０１．３０２−Ｐ、ＭＯＳトランジスタ、　
１０２．１０３．１０７．１０８．３０３３０４．３０
５．３０６．３１０．３１１．３２・・・Ｎ　Ｍ　ＯＳ
　トランジスタ、１０４、 ３０７． ３０８・・・バイポーラトランジスタ、１０６． ３０９・・・抵抗。

Claims (1)

    【特許請求の範囲】
  1. 第１の電源と第２の電源との間に、入力端子と出力端子
    とを有するＣＭＯＳ論理回路及び第１のバイポーラトラ
    ンジスタと第２のバイポーラトランジスタとの直列回路
    が接続され、前記ＣＭＯＳ論理回路の出力端子に前記第
    １のバイポーラトランジスタのベースが接続されたＢｉ
    ＣＭＯＳ論理回路において、前記第１の電源と前記第２
    のバイポーラトランジスタのベースとの間には、そのゲ
    ートが前記ＣＭＯＳ論理回路の出力端子に接続されたＭ
    ＯＳトランジスタと、そのゲートが前記ＣＭＯＳ論理回
    路の入力端子に接続されたＭＯＳトランジスタとの直列
    回路が接続されていることを特徴とするＢｉＣＭＯＳ論
    理回路。
JP63240176A 1988-09-26 1988-09-26 ＢｉＣＭＯＳ論理回路 Expired - Lifetime JP2696991B2 (ja)

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