JP2689628B2 - ドライバー回路 - Google Patents

ドライバー回路

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JP2689628B2
JP2689628B2 JP1201648A JP20164889A JP2689628B2 JP 2689628 B2 JP2689628 B2 JP 2689628B2 JP 1201648 A JP1201648 A JP 1201648A JP 20164889 A JP20164889 A JP 20164889A JP 2689628 B2 JP2689628 B2 JP 2689628B2
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JP
Japan
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channel mosfet
base
emitter
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npn transistor
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幸夫 為ケ谷
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はドライバー回路に関する。
〔従来の技術〕
従来、この種のドライバー回路には第３図にようなも
のがある。
２つのインバータG11,G12により入力の正論理と負論
理の信号を発生させ、２つのNPN型トランジスタQ11,Q12
を高電位から低電位へ直列に接続し、それぞれのNPN型
トランジスタのベースへ入力の正論理と負論理の信号を
加えてドライバー回路を構成している。
〔発明が解決しようとする課題〕
上述した従来のドライバー回路は、第４図のタイミン
グチャートに示すように、G11の出力波形V11とG12の出
力波形V2との間にはG12の遅延時間分の遅れを生じ、入
力信号INがハイレベルからローレベルに変化する時、V1
1とV12が同時にハイレベルになり、Q11とQ12が同時にオ
ンして高電位から低電位へ貫通電流が流れて消費電力が
増大するという欠点があった。
〔課題を解決するための手段〕
本発明のドライバー回路は、正論理入力信号を第１の
ＰチャネルMOSFETのソースと第２のＰチャネルMOSFETの
ゲートに接続し、負論理入力信号を第２のＰチャネルMO
SFETのソースと第１のＰチャネルMOSFETのゲートに接続
し、第１のＰチャネルMOSFETのドレインを第１のNPN型
トランジスタのベースへ接続し、第２のＰチャネルMOSF
ETのドレインを第２のNPN型トランジスタのベースへ接
続し、前記第１のNPN型トランジスタのコレクタを高電
位へ接続し、かつベースとエミッタとの間に第１の負荷
素子を接続し、かつ前記エミッタを出力端子へ接続し、
前記第２のNPN型トランジスタのコレクタを出力端子へ
接続し、かつベースとエミッタとの間に第２の負荷素子
を接続してエミッタを低電位へ接続して構成されてい
る。
〔実施例〕
第１図は本発明の一実施例の回路図である。
インバータG11,G12により入力信号INの逆極性と同極
性の信号を得て、これらの信号はＰチャネルMOSFET T1
1,T12を通り、NPN型トランジスタQ11,Q12のベースへそ
れぞれ加えられている。
次に第２図のタイミングチャートを用いて動作を詳し
く説明する。
入力信号INがローレベルからハイレベルに立上ると
き、V11の波形はハイレベルからローレベルに立下り、V
12の波形はV11より多少遅れてローレベルからハイレベ
ルに立上る。従ってT11がオフして、T12がオンするので
Q12にベース電流が供給されQ12がオンする。
Q11はR11によってベース電荷を放電し、オフになる。
また入力信号INがハイレベルからローレベルに立下ると
き、V11の波形はローレベルからハイレベルに立上り、V
12の波形はV11より多少遅れてハイレベルからローレベ
ルに立下る。
この時V11とV12が一時的に両方ともハイレベルになる
が、T11とT12はソースとゲートが共にハイレベルになる
のでオーフの状態になっており、Q11,Q12はオフにな
る。
そと後V12が完全に立下ると、T12がオフとしてT11が
オンするのでQ11にベース電流が供給され、Q11がオンす
る。
Q12はR12によってベース電荷を放電しオフになる。従
って、Q11,Q12が同時にオンして貫通電流が流れること
はない。
なお前述の第１の実施例の第１図の回路図で、抵抗R1
1,R12の代わりにＮチャネルMOSFET負荷を用いてもよ
い。
〔発明の効果〕
以上説明したように本発明は、出力用のNPN型トラン
ジスタのベースに直列にＰチャネルMOSFETを挿入するこ
とにより、２つのNPN型トランジスタが同時にONするこ
とがなく貫通電流が流れないので、消費電力が小さくな
るという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は第１図の
回路動作を説明するための各部信号のタイミングチャー
ト、第３図は従来例のドライバー回路の一例の回路図、
第４図は第３図の回路動作を説明するための各部信号の
タイミングチャートである。 IN……入力電圧、G11,G12……インバータ、Q11,Q12……
NPNトランジスタ、R11,R12……ベース・エミッタ抵抗、
T11,T12……ＰチャネルMOSFET。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】正論理入力信号を第１のＰチャネルMOSFET
    のソースと第２のＰチャネルMOSFETのゲートに接続し、
    負論理入力信号を第２のＰチャネルMOSFETのソースと第
    １のＰチャネルMOSFETのゲートに接続し、第１のＰチャ
    ネルMOSFETのドレインを第１のNPN型トランジスタのベ
    ースへ接続し、第２のＰチャネルMOSFETのドレインを第
    ２のNPN型トランジスタのベースへ接続し、前記第１のN
    PN型トランジスタのコレクタを高電位へ接続し、かつベ
    ースとエミッタとの間に第１の負荷素子を接続し、かつ
    前記エミッタを出力端子へ接続し、前記第２のNPN型ト
    ランジスタのコレクタを出力端子へ接続し、かつベース
    とエミッタとの間に第２の負荷素子を接続してエミッタ
    を低電位へ接続したことを特徴とするドライバー回路。
JP1201648A 1989-08-02 1989-08-02 ドライバー回路 Expired - Lifetime JP2689628B2 (ja)

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CN112953490B (zh) * 2021-02-26 2023-06-13 西安微电子技术研究所 一种可编程的驱动电路

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