JPS6382122A - 論理回路 - Google Patents

論理回路

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JPS6382122A
JPS6382122A JP61227254A JP22725486A JPS6382122A JP S6382122 A JPS6382122 A JP S6382122A JP 61227254 A JP61227254 A JP 61227254A JP 22725486 A JP22725486 A JP 22725486A JP S6382122 A JPS6382122 A JP S6382122A
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富士雄 舛岡
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    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は出力段にバイポーラトランジスタを使用した
ＣＭＯＳ型の論理回路に関する。
（従来の技術） Ｐチャネル及びＮチャネルのＭＯＳトランジスタを用い
て構成されるＣＭＯＳ論理回路は消費電流が少ないとい
う特徴を持つ反面、集積化したときのチップサイズを大
きくすることなしに負荷回路に対する電流駆動能力を大
きくすることがむずかいしいという問題がある。このた
め、最近では、回路のほとんどの部分をＭＯＳトランジ
スタで構成し、負荷回路を直接駆動する出力段にのみバ
イポーラトランジスタを使用するようにしたいわゆるＢ
　ｉ　／　Ｍ　ＯＳ構成の論理回路が出現している。
第８図はこのようなり　ｉ　／　Ｍ　ＯＳ論理回路の基
本である従来のインバータの構成を示す回路図である。
この回路では、入力端子３１の信号Ｖｉｎに基づきＰチ
ャネルＭＯＳトランジスタ３２及びＮチャネルＭＯＳト
ランジスタ３３で論理動作を行なわせ、ＮＰＮ型のバイ
ポーラトランジスタ３４．３５で出力端子３６を大きな
電流で充電もしくは放電して出力信号Ｖ　ｏｕｔを設定
する。すなわち、入力信号Ｖｉｎが″Ｌ＃レベルのとき
にはＰチャネルＭＯＳトランジスタ３２がオンし、電源
ＶＤＤからバイポーラトランジスタ３４に対してベース
電流が供給される。
これに°よりトランジスタ３４がオンし、このトランジ
スタ３４を介して大きな電流で出力端子３６が“Ｈ”レ
ベルに充電される。他方、入力信号Ｖｊｎが“Ｈ”レベ
ルに変化したときにはＮチャネルＭＯＳトランジスタ３
３がオンし、いままで“Ｈ”レベルに充電されていた出
力端子３６からトランジスタ３５に対してベース電流が
供給される。これによりトランジスタ３５がオンし、こ
のトランジスタ３５を介して大きな電流で出力端子３６
が“Ｌ”レベルに放電される。
このようにして第８図の回路では、大きな電流で出力端
子の充、放電が行なわれるために負荷駆動能力が高めら
れている。しかも、ＭＯＳトランジスタに比ベバイポー
ラトランジスタは素子面積が小さくても大きな電流を流
すことができるため、集積化した際のチップサイズの縮
小化が可能である。
しかしながら第８図の従来回路では、出力段にバイポー
ラトランジスタを設けたことにより電源ＶＤＤとアース
との間に新たな貫通電流が発生し、消費電流が増加とす
る問題がある。
第９図は上記第８図回路の寄生容量を含めた等価回路図
である。図において、ＣＰＤはＰチャネルＭＯＳトラン
ジスタ３２のドレイン容量、ＣＨＤ及びＣＮＳはＮチャ
ネルＭＯＳトランジスタ３３のドレイン及びソース容量
、ＣＣＢ及びＣＢＥはバイポーラトランジスタ３４及び
３５のコレクタ、ベース間容量とベース、エミッタ間容
量、Ｃ３ＵＢは出力端子３６とこの回路を集積化した際
に使用される半導体基板との間の容量、ＣＬは出力端子
３６とアースとの間に存在する負荷容量であり、ＩＰＤ
ＰチャネルＭＯＳトランジスタ３２のドレイン電流、Ｉ
ＮＤはＮチャネルＭＯＳトランジスタ３３のドレイン電
流である。
この等価回路において、出力信号Ｖ　ｏｕｔが“Ｌ”レ
ベルから“Ｈ”レベルに立上がるときの信号伝播遅延時
間ｔ　（ＰＤＨ）は次の式で与えられる。
ただし、上記１式において、ＶＯＨは“Ｈ”レベル電位
であり、βはバイポーラトランジスタの電流増幅率であ
る。ここで、１式右辺の第１項は＝　５　＝ トランジスタ３４のベース電位をＶＢＥまで充電するの
に必要な時間であり、第２項はトランジスタ３４のベー
ス電位をＶＢＥからＶＢ　Ｂ　＋ＶＯＨまで充電するの
に必要な時間であり、さらに第３項は出力端子３Ｂの電
位をＶＯＨまで充電するのに必要な時間である。
ここで、上記１式を定数を用いて簡単化すると、次の第
２式のようになる。
他方、出力信号Ｖ　ｏｕｔが“Ｈ”レベルから“Ｌ″レ
ベル下がるときの信号伝播遅延時間 ｔ　　（ＰＤＬ）は次の式で与えられる。
ここで、３式右辺の第１項はトランジスタ３５のベース
電位をＶＢＥまで充電するのに必要な時間であり、第２
項はトランジスタ３５のベース電位をＶＢＬからｖＢＥ
　＋ＶＯＨまで充電するのに必要な時間であり、さらに
第３項は出力端子３６をアース電位まで放電するのに必
要な時間である。
ここで、上記３式を定数を用いて簡単化すると、次の第
４式のようになる。
上記第２式及び第４式から明らかなように、出力端子３
６の充電及び放電時、負荷容量ｃＬに関する遅延時間は
従来のＣＭＯＳインバータよりもほぼ１／β倍だけ短縮
化される。
第１０図は通常のＣＭＯＳインバータとＢｉ／ＭＯＳ構
成のインバータそれぞれの、負荷容量ＣＬ　（ｐＦ）と
遅延時間Ｄ（ｎＳ）との関係を示す特性図であり、特性
曲線ａはＢ　ｉ　／　Ｍ　ＯＳ構成のもの、特性曲線す
は通常のＣＭＯＳインバータのものである。図から明ら
かなように、負荷容量ｃＬの値が０．５　（ｐＦ）程度
以上の領域において、Ｂｉ／ＭＯ８構成のインバータは
通常のＣＭＯＳインバータよりも遅延時間が短くなって
いる。
ところで、第１式におけるβＣＣＢ、第３式におけるβ
（Ｃｃ　Ｂ　＋Ｃｐ　ｏ　）はそれぞれバイポーラトラ
ンジスタのミラー効果による漏れ電流成分を表わす項で
ある。そして、第８図の論理回路ではこの漏れ電流成分
がスイッチング時に貫通電流として消費される。すなわ
ち、これは例えば、出力端子３Ｂが“Ｈ″レベル状態の
ときにトランジスタ３５がオンして”Ｌ”　レベルに放
電されるとき、寄生容量ＣＢＥ及びＣＰＤに予め蓄えら
れている電荷に対する放電経路が存在しない。このため
、出力端子３６の“Ｌ”レベルへの放電開始後にトラン
ジスタ３４のエミッタ電位が低下し、トランジスタ３４
のベース、エミッタ間電圧がこのトランジスタがオンす
るような値に達した後にベース電流が流れる。そして、
このベース電流が８倍されたものがトランジスタ３４に
コレクタ電流として流れる。
従って、出力信号Ｖ　ｏｕｔが“Ｈ”レベルから”Ｌ”
レベルに下がるときにはトランジスタ３４．３５が共に
オンし、これにより電源ＶＤＤとアース間に貫通電流が
流れる。これと同様に、出力信号Ｖ　ｏｕｔが“Ｌ”レ
ベルから”Ｈ“レベルに立上がるときにもトランジスタ
３４．３５が共にオンし、これにより電源ＶＤＤとアー
ス間に貫通電流が流れる。
このように、上記第８図のインバータでは遅延時間の短
縮化を図ることができるが、新たにトランジスタ３４．
３５のスイッチング時に貫通電流が流れ、これが消費電
流の増加をもたらすことになる。
このため、第８図の回路は実用的には問題がある。
そこで、さらに従来では種々の改良された論理回路が提
案されている。これら改良されたＢｉ／ＭＯ８構成の従
来のインバータを第１１図ないし第１６図の回路図に示
す。これらのインバータで改良された点は、バイポーラ
トランジスタにおける漏れ電流をなくすため、トランジ
スタ３４．３５のベースに対してバイパス電流経路を設
け、前記寄生容量ＣＢｖＳＣｐｏに蓄えられている電荷
を放電させるようにしたことにある。そして、第１１図
の回路ではこのバイパス電流経路を抵抗３７．３８で実
現しており、また第１２図の回路では抵抗３７．３８の
代わりに、ゲートが電源ＶＤＤに共通に接続された２個
のＮチャネルＭＯ８トランジスタ３９．４０で実現して
いる。さらに、第１３図の回路では、上記第１２図のト
ランジスタ３９のゲートを入力端子３１に、トランジス
タ４０のゲートを出力端子３６にそれぞれ接続すること
により、両トランジスタを必要なときにのみスイッチン
グさせるようにしている。第１４図の回路では、上記第
１３図回路のトランジスタ４０のゲートをトランジスタ
３４のベースに接続し、このトランジスタ４０をトラン
ジスタ３４のベースノードの電位でスイッチングさせる
ようにしたものである。第１５図の回路では上記トラン
ジスタ３９によるバイパス電流経路をトランジスタ３５
のベースとしたものである。また、第１６図の回路では
第１５図回路のＮチャネルＭＯ８トランジスタ３９．４
０に加え、ゲートが入力端子３１に、ドレインが電源Ｖ
ＤＤに、ソースがトランジスタ３５のベースに、それぞ
れ接続されたＮチャネルＭＯＳトランジスタ４１を設け
、トランジスタ３５のベース電流を電源ＶＤＤからも供
給することにより、トランジスタ３４がオンしたときの
出力端子３６の放電速度を速めるようにしたものである
。
しかしながら、第１１図ないし第１５図の回路の場合に
はそれぞれ、出力信号ｖ　ｏｕｔを“Ｈ”レベルから″
Ｌ″レベルに放電させるときに、トランジスタ３５のコ
レクタ、ベース間が、オン状態のＮチャネルＭＯＳトラ
ンジスタ３３を介して接続されるために、出力端子３６
が放電されて信号Ｖ　ｏｕｔが″Ｌ″レベルに近付いて
くると、トランジスタ３５のベース電流が減少する。こ
れにより、出力端子３６の放電が抑制され、Ｖｏｕｔの
立ち下がり波形が悪化するという問題がある。他方、第
１６図の回路の場合には、トランジスタ３Ｂのベース電
流をトランジスタ４１により電源ＶＤＤからも供給する
ことができるためにＶ　ｏｕｔの立ち下がりの悪化は生
じないが、反面、Ｖ　ｏｕｔが”Ｌ”レベルに放電され
た後もトランジスタ４１が電流を供給し続けるために、
トランジスタ３５が飽和領域に入り、逆エミッタ電流が
出力端子３６に流れ込み、Ｖ　ｏｕｔの電位がアース電
位以上になってしまう。このため、この第１６図回路も
実用上、問題がある。
（発明が解決しようとする問題点） このように、出力段にバイポーラトランジスタが設けら
れた従来の論理回路では、バイポーラトランジスタを設
けたことにより消費電流が増加し、さらにこの消費電流
の増加を防止する対策がなされたものでは出力波形、特
に立ち下がり時の波形が悪化するという問題があり、他
の対策がなされたものでは出力波形は悪化はしないが出
力端子の電位が浮くという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は出力波形の悪化や出力端子の電位が浮
くという問題を除去することができる論理回路を提供す
ることにある。
［発明の構成］ （問題点を解決するための手段） この発明の論理回路は、少なくとも一つの信号入力端子
と、信号出力端子と、上記出力端子を放＝　１２− 電する放電用のバイポーラトランジスタと、ＭＯＳトラ
ンジスタで構成され上記入力端子に印加される信号に基
づき上記バイポーラトランジスタのベースに供給すべき
信号を発生するＭＯ８型論理部と、上記出力端子の信号
がゲートに供給され上記バイポーラトランジスタのベー
ス電流の一部を電源から供給するＭＯＳトランジスタと
から構成されている。
（作用） この発明の論理回路では、出力端子をバイポーラトラン
ジスタで放電する際に、出力端子の信号がゲートに供給
されるＭＯＳトランジスタにより上記バイポーラトラン
ジスタのベース電流の一部を電源から供給するようにし
ている。
（実施例） 以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明に係る論理回路をインバータに実施に
した、この第１の実施例の構成を示す回路図である。図
において、１１は入力信号Ｖｉｎが与えられる入力端子
、１２は信号Ｖ　ｏｕｔが出力される出力端子、１３は
ＮＰＮ型のバイポーラトランジスタ１４．１５からなる
出力部、１６はＰチャネルＭＯＳトランジスタ１７及び
ＮチャネルＭＯＳトランジスタ１８で構成され、入力信
号Ｖｉｎに基づき上記トランジスタ１４．１５の各ベー
スに供給すべき信号を発生する論理部である。
上記出力部１３内の一方のトランジスタ１４のコレクタ
は電源ＶＤＤに、エミッタは出力端子１２にそれぞれ接
続されている。また、他方のトランジスタ１５のコレク
タは出力端子１２に、エミッタはアースにそれぞれ接続
されている。
上記論理部１６内のＰチャネルＭＯＳトランジスタ１７
のソースは電源ＶＤＤに、ドレインは上記−方のトラン
ジスタ１４のベースにそれぞれ接続され、ゲートは入力
端子１１に接続されている。論理部１６内のＮチャネル
ＭＯ３トランジスタ１８のソースはアースに接続され、
ゲートは入力端子１１に接続されている。
さらに、この実施例回路では２個のＮチャネルＭＯＳト
ランジスタ１９．２０が設けられ、このうち一方のトラ
ンジスタ１９のドレインは出力端子１２に、ソースは論
理部１６内のトランジスタ１８のドレインにそれぞれ接
続され、ゲートは入力端子１１に接続されている。他方
のトランジスタ２０のドレインは電源ＶＤＤに、ソース
は論理部１６内のトランジスタ１８のドレインにそれぞ
れ接続され、ゲートは出力端子１２に接続されている。
次に」１記のような構成の回路の動作を説明する。
まず、出力信号Ｖ　ｏｕｔが“Ｈ”レベル状態のときに
入力信号Ｖｉｎが“Ｈ”レベルになったする。
これにより、トランジスタ１８及びトランジスタ１９が
オンし、出力端子１２の“Ｈ″レベル信号Ｖ　ｏｕｔに
より出力部１３内のトランジスタ１５にベース電流が供
給される。従って、このトランジスタ１５がオンし、出
力端子１２の放電が開始される。この放電の開始直後で
は、出力端子１２の信号Ｖ　ｏｕｔはＮチャネルＭＯＳ
トランジスタの閾値以上の電圧になっているので、トラ
ンジスタ２０もオンする。
従って、出力部１６内のトランジスタ１８がオンして出
力端子１２の放電を行なうとき、このトランジスタ２０
を介して電源ＶＤＤからトランジスタ１５に対してベー
ス電流が供給される。この結果、出力端子１２の放電が
急速に行なわれ、出力信号Ｖ　ｏｕｔの立ち下がり波形
を急峻にすることができる。
次に、信号Ｖ　ｏｕｔがアース電位に近付き、Ｎチャネ
ルＭＯＳトランジスタの閾値以下の電位になると、トラ
ンジスタ２０がオフする。これにより、電源ＶＤＤから
のトランジスタ１５に対するベース電流が供給されなく
なる。そして、この場合にはトランジスタＬ９．２０を
介してのみトランジスタ１５にベース電流が供給され、
予め急速にアース電位まで低下した信号Ｖ　ｏｕｔがよ
りアース電位に近付く。
他方、出力信号ｖ　ｏｕｔが“Ｌ”レベル状態のときに
入力信号Ｖｉｎが“Ｌ”レベルになると、論理部１６内
のトランジスタ１７がオンし、このトランジスタ１７を
介して出力部１３内のトランジスタ１４にベース電流が
供給され、トランジスタ１４がオンする。
そして、このトランジスタ１４を介して電源ＶＤＤによ
り出力信号Ｖ　ｏｕｔの充電が行なわれる。ここで、ト
ランジスタ２０は出力信号Ｖ　ｏｕｔが閾値電圧以上に
なるとオンするが、論理部１６内のトランジスタ１８が
入力信号Ｖｉｎによりオフ状態のままにされているため
、出力端子１２が放電されることはなく、またトランジ
スタ２０に無駄な電流が流れることもない。
このように上記実施例の論理回路では、従来で問題にな
っていた出力波形、特に立ち下がり波形の悪化を防止す
ることができる。また、出力端子１２の電位Ｖ　ｏｕｔ
がアース電位から浮くこともない。
第２図はこの発明に係る論理回路をインバータに実施に
した、この第２の実施例の構成を示す回路図である。こ
の実施例回路は上記第１図の実施例回路でトランジスタ
１４と１５がスイッチング動作する際に生じる貫通電流
の発生を防止するため、第１図回路に対して前記第１１
図回路と同様な抵抗３７．３８を設けるようにしたもの
である。すなわち、トランジスタ１４のベースと出力端
子１２との間に挿入された抵抗３７は、出力端子１２を
トランジスタ１５で放電する際にトランジスタ１４のベ
ースノードに蓄積された電荷を出力端子１２に放電させ
ることによりトランジスタ１４がオン状態とならないよ
うにするものである。また、トランジスタ１５のベース
とアースとの間に挿入された抵抗３８は、出力端子１２
をトランジスタ１４で充電する際にトランジスタ１５の
ベースノードに蓄積された電荷をアースに放電させるこ
とによりトランジスタ１５がオン状態とならないように
するものである。
従って、この実施例回路では、出力波形の悪化を防止す
ることができると共にスイッチング時における貫通電流
の発生も防止でき、消費電流の増加を押さえることがで
きる。
第３図はこの発明の第３の実施例の構成を示す回路図で
ある。この実施例回路は上記第２図の実施例回路と同様
に出力波形の悪化を防止すると共にスイッチング時にお
ける貫通電流の発生をも防止するようにしたものであり
、上記第２図の実施例の抵抗３７．３８の代わりに、第
１図回路に対して前記第１２図と同様にゲートが電源Ｖ
ＤＤに共通に接続されたＮチャネルＭＯＳトランジスタ
３９．４０を設けるようにしたものである。
第４図はこの発明の第４の実施例の構成を示す回路図で
ある。この実施例回路は上記第２図の実施例回路と同様
に出力波形の悪化を防止すると共にスイッチング時にお
ける貫通電流の発生をも防止するようにしたものであり
、上記第２図の実施例の抵抗３７．３８の代わりに、第
１図回路に対して前記第１３図と同様にＮチャネルＭＯ
８トランジスタ３９．４０を設けるようにしたものであ
る。
第５図はこの発明の第５の実施例の構成を示す回路図で
ある。この実施例回路は上記第２図の実施例回路と同様
に出力波形の悪化を防止すると共にスイッチング時にお
ける貫通電流の発生をも防止するようにしたものであり
、上記第２図の実施例の抵抗３７．３８の代わりに、第
１図回路に対して前記第１４図と同様のＮチャネルＭＯ
８トランジスタ３９．４０を設けるようにしたものであ
る。
第６図はこの発明の第６の実施例の構成を示す回路図で
ある。この実施例回路は上記第２図の実施例回路と同様
に出力波形の悪化を防止すると共にスイッチング時にお
ける貫通電流の発生をも防止するようにしたものであり
、第１図回路に対して前記第１５図と同様のＮチャネル
ＭＯ８トランジスタ３９．４０を設けるようにしたもの
である。
第７図はこの発明の第７の実施例の構成を示す回路図で
ある。この実施例回路では上記第１図の実施例回路から
トランジスタ１９を取り除いたものである。すなわち、
この実施例回路ではトランジスタ１５がオンして信号Ｖ
　ｏｕｔがアース電位に近付き、ＮチャネルＭＯ３トラ
ンジスタの閾値以下の電位になってトランジスタ２０が
オフすると、トランジスタ１５に対するベース電流の供
給が全て停止される。ところが、トランジスタ１９を取
り除いても、出力端子１２の放電が終了するまでこのト
ランジスタ１５がオン状態となるように回路を設計して
おけばよい。具体的には、負荷容量値に対してトランジ
スタ１５のベースノードの容量値が大きくなるようにし
ておけばよい。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記各実施例ではこの発明を論理回路の基本であるイン
バータに実施した場合について説明したが、これは入力
端子を二つ以上持つアンド論理回路、オア論理回路、ナ
ンド論理回路、ノア論理回路やその他特殊な論理を持つ
種々の論理回路に実施が可能であることはいうまでもな
く、このような種々の論理回路にこの発明を実施する場
合には論理部１６をその論理回路に適合するように構成
すればよい。
［発明の効果］ 以上説明したようにこの発明によれば、出力波形の悪化
や出力端子の電位が浮くという問題を除去することがで
きる論理回路を提供することができる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例の構成を示す回路図、
第２図ないし第７図はそれぞれこの発明の異なる実施例
の構成を示す回路図、第８図は従来回路の回路図、第９
図は第８図の従来回路の等価回路図、第１０図は特性図
、第１１図ないし第１６図はそれぞれ上記とは異なる従
来回路の回路図である。 １１・・・入力端子、１２・・・出力端子、１３・・・
出力部、１４゜１５・・・ＮＰＮ型のバイポーラトラン
ジスタ、１６・・・論理部、１７・・・ＰチャネルＭＯ
Ｓトランジスタ、１８゜１９、２０．３９．４０・・・
ＮチャネルＭＯＳトランジスタ、３７、３８・・・抵抗
。 出願人代理人　弁理士　鈴江武彦 第８図 第９図 第１０図 第１１図 第１２図 笛１４　閉 第１３　図 緒　１１：　　　が肩 刀１″：Ｊ凶

Claims (1)

  1. 【特許請求の範囲】 １　少なくとも一つの信号入力端子と、信号出力端子と
    、上記出力端子を放電する放電用のバイポーラトランジ
    スタと、ＭＯＳトランジスタで構成され上記入力端子に
    印加される信号に基づき上記バイポーラトランジスタの
    ベースに供給すべき信号を発生するＭＯＳ型論理部と、
    上記出力端子の信号がゲートに供給され上記バイポーラ
    トランジスタのベース電流の一部を電源から供給するＭ
    ＯＳトランジスタとを具備したことを特徴とする論理回
    路。 ２　少なくとも一つの信号入力端子と、信号出力端子と
    、上記出力端子を放電する放電用のバイポーラトランジ
    スタと、上記入力端子に印加される信号に応じて上記バ
    イポーラトランジスタのベース電流を供給する第１のＭ
    ＯＳトランジスタを含むＭＯＳ型論理部と、上記信号出
    力端子と上記第１のＭＯＳトランジスタとの間に挿入さ
    れかつゲートが上記信号出力端子に接続された第２のＭ
    ＯＳトランジスタとを具備したことを特徴とする論理回
    路。 ３　前記信号出力端子と前記第１のＭＯＳトランジスタ
    との間に挿入されかつゲートが上記第１のＭＯＳトラン
    ジスタのゲートに共通に接続された第３のＭＯＳトラン
    ジスタが設けられている特許請求の範囲第２項に記載の
    論理回路。
JP61227254A 1986-09-26 1986-09-26 論理回路 Granted JPS6382122A (ja)

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