JP2846338B2 - シュミットトリガ回路 - Google Patents
シュミットトリガ回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路におけるシュミットトリガ
回路、特に同一の半導体基板上にMOS型トランジスタと
バイポーラトランジスタとを混在させたBi−CMOS（バイ
・シイモス）半導体集積回路におけるシュミットトリガ
回路に関するものである。
回路、特に同一の半導体基板上にMOS型トランジスタと
バイポーラトランジスタとを混在させたBi−CMOS（バイ
・シイモス）半導体集積回路におけるシュミットトリガ
回路に関するものである。
（従来の技術） 近年、MOS型トランジスタとバイポーラトランジスタ
とのそれぞれの欠点を補う目的で、同一の半導体基板上
にMOS型トランジスタとバイポーラトランジスタとを混
在させて形成するBi−CMOS半導体集積回路に関する技術
が発達してきている。
とのそれぞれの欠点を補う目的で、同一の半導体基板上
にMOS型トランジスタとバイポーラトランジスタとを混
在させて形成するBi−CMOS半導体集積回路に関する技術
が発達してきている。
従来、このような分野の技術としては、特開昭62−17
1216号公報等に記載されるものがあった。以下、その構
成を図を用いて説明する。
1216号公報等に記載されるものがあった。以下、その構
成を図を用いて説明する。
第２図は、従来のシュミットトリガ回路の一構成例を
示う回路図である。
示う回路図である。
このシュミットトリガ回路は入力電位Vi用の入力端子
１を有し、その入力端子１には、NPNトランジスタ２の
ベースが接続されるとともに、２入力NANDゲート３の第
１の入力端子3aが接続されている。NPNトランジスタ２
のコレクタは電源電位VCCに接続され、エミッタはノー
ド４および抵抗５を介して接地電位VSSに接続されてい
る。さらに、電源電位VCCと２入力NANDゲート３の第２
の入力端子3bとの間にはＰチャネルMOSトランジスタ
（以下、PMOSという）６が接続され、そのゲートが２入
力NANDゲート３の出力側と出力電位Vo用の出力端子７に
共通接続されている。
１を有し、その入力端子１には、NPNトランジスタ２の
ベースが接続されるとともに、２入力NANDゲート３の第
１の入力端子3aが接続されている。NPNトランジスタ２
のコレクタは電源電位VCCに接続され、エミッタはノー
ド４および抵抗５を介して接地電位VSSに接続されてい
る。さらに、電源電位VCCと２入力NANDゲート３の第２
の入力端子3bとの間にはＰチャネルMOSトランジスタ
（以下、PMOSという）６が接続され、そのゲートが２入
力NANDゲート３の出力側と出力電位Vo用の出力端子７に
共通接続されている。
次に動作を説明する。
先ず、入力端子１に“L"レベルの入力電位Viが印加さ
れると、２入力NANDゲート３の両端子3a、3bが共に“L"
レベルであるため、その出力は“H"レベルとなり、PMOS
6はオフ状態である。ここで、入力電位Viが上昇し初めN
PNトランジスタ２の順方向電圧VFとなると、トランジス
タ２がオンするが、ノード44の電位は、まだ、NANDゲー
ト３のスレッショルド電位VTHに達していないため“L"
レベルであり、その出力は“H"レベルのままである。
れると、２入力NANDゲート３の両端子3a、3bが共に“L"
レベルであるため、その出力は“H"レベルとなり、PMOS
6はオフ状態である。ここで、入力電位Viが上昇し初めN
PNトランジスタ２の順方向電圧VFとなると、トランジス
タ２がオンするが、ノード44の電位は、まだ、NANDゲー
ト３のスレッショルド電位VTHに達していないため“L"
レベルであり、その出力は“H"レベルのままである。
さらに、入力電位Viが上昇してスレッショルド電位VT
Hを越えると、NANDゲート３の第１の入力端子3aの電位
は“H"レベルとなる。
Hを越えると、NANDゲート３の第１の入力端子3aの電位
は“H"レベルとなる。
しかし、第２の入力端子3bの電位は、トランジスタ２
の順方向電圧VF分、電圧降下されるため“L"レベルであ
り、そのためNANDゲート３の出力は依然として“H"レベ
ルのままである。
の順方向電圧VF分、電圧降下されるため“L"レベルであ
り、そのためNANDゲート３の出力は依然として“H"レベ
ルのままである。
そして、入力電位Viが（VTH＋VF）まで上昇すると、N
ANDゲート３の第２の入力端子3bの電位が“H"レベルと
なり、したがってNANDゲート３の出力は“L"レベルとな
る。これに伴いPMOS6がオンし、第２の入力端子3bは電
源電位VCCに固定され、同時に入力端子１の電位も上昇
する。
ANDゲート３の第２の入力端子3bの電位が“H"レベルと
なり、したがってNANDゲート３の出力は“L"レベルとな
る。これに伴いPMOS6がオンし、第２の入力端子3bは電
源電位VCCに固定され、同時に入力端子１の電位も上昇
する。
逆に、入力電位Viが低下してスレッショルド電位VTH
よりも下がると、NANDゲート３の第１の入力端子3bは
“L"レベルとなるため、NANDゲート３の出力が“H"レベ
ルに反転する。これにより、PMOS6はオフするため、入
力電位Viも下降する。
よりも下がると、NANDゲート３の第１の入力端子3bは
“L"レベルとなるため、NANDゲート３の出力が“H"レベ
ルに反転する。これにより、PMOS6はオフするため、入
力電位Viも下降する。
このように、第２図の回路はヒステリシス特性をもっ
た動作をする。
た動作をする。
（発明が解決しようとする課題） しかしながら、上記構成のシュミットトリガ回路で
は、次のような課題があった。
は、次のような課題があった。
電源電位VCCと接地電位VSSとをPMOS6のオン抵抗と抵
抗５とで分圧した電圧は、NANDゲート３のスレショルド
電位VTH以上にする必要があるので、抵抗５の抵抗値Ｒ
は高く設定することになる。
抗５とで分圧した電圧は、NANDゲート３のスレショルド
電位VTH以上にする必要があるので、抵抗５の抵抗値Ｒ
は高く設定することになる。
一方、入力電位Viが“H"レベルから“L"レベルに変化
した後、ノード４の電位は、抵抗５とPMOS6のドレイン
接続容量Ｃとの時定数ｔ（＝Ｒ×Ｃ）に依存して低下す
る。その時定数ｔは、抵抗５の抵抗値Ｒが高いので大き
くなり、そのためノード４の電位が十分低下しない内に
入力電位Viが“L"レベルから“H"レベルに変化すると、
実際のスイッチング遅延時間（入力端子１に波形が入っ
て出力端子７から出るまでの時間）が、使用する周波数
によって回路設計時に決定した数値よりも速くなり、回
路設計に支障をきたす虞があった。
した後、ノード４の電位は、抵抗５とPMOS6のドレイン
接続容量Ｃとの時定数ｔ（＝Ｒ×Ｃ）に依存して低下す
る。その時定数ｔは、抵抗５の抵抗値Ｒが高いので大き
くなり、そのためノード４の電位が十分低下しない内に
入力電位Viが“L"レベルから“H"レベルに変化すると、
実際のスイッチング遅延時間（入力端子１に波形が入っ
て出力端子７から出るまでの時間）が、使用する周波数
によって回路設計時に決定した数値よりも速くなり、回
路設計に支障をきたす虞があった。
さらに、PMOS6がオンしている間、抵抗５を通して直
流電流が流れ、消費電力が大きくなるという問題があっ
た。
流電流が流れ、消費電力が大きくなるという問題があっ
た。
本発明は前記従来技術が持っていた課題として、回路
設計の困難さと、高消費電力という点について解決した
シュミットトリガ回路を提供するものである。
設計の困難さと、高消費電力という点について解決した
シュミットトリガ回路を提供するものである。
（課題を解決するための手段） 本発明では、前記課題を解決するために、第１の電源
電位とノードとの間に接続され、入力電位によりオン・
オフ動作するバイポーラトランジスタと、前記入力電位
と前記ノードの電位との論理をとるゲート回路と、前記
第１の電源電位と前記ノードとの間に接続され、前記ゲ
ートの出力によりオン・オフ動作する第１のMOS型トラ
ンジスタを備えたシュミットトリガ回路において、前記
ノードと第２の電源電位との間に接続され、前記ゲート
回路の出力に基づき、前記第１のMOS型トランジスタに
対して相補的にオン・オフ動作する第２のMOS型トラン
ジスタを設けたものである。
電位とノードとの間に接続され、入力電位によりオン・
オフ動作するバイポーラトランジスタと、前記入力電位
と前記ノードの電位との論理をとるゲート回路と、前記
第１の電源電位と前記ノードとの間に接続され、前記ゲ
ートの出力によりオン・オフ動作する第１のMOS型トラ
ンジスタを備えたシュミットトリガ回路において、前記
ノードと第２の電源電位との間に接続され、前記ゲート
回路の出力に基づき、前記第１のMOS型トランジスタに
対して相補的にオン・オフ動作する第２のMOS型トラン
ジスタを設けたものである。
（作用） 本発明によれば、以上のようにシュミットトリガ回路
を構成したので、バイポーラトランジスタは入力電位を
入力するように働き、ゲート回路は入力電位に基づきノ
ードの電位の論理をとる。
を構成したので、バイポーラトランジスタは入力電位を
入力するように働き、ゲート回路は入力電位に基づきノ
ードの電位の論理をとる。
第１のMOS型トランジスタはノードの電位を第１また
は第２の電源電位に固定するように働く。さらに、第２
のMOS型トランジスタは、第１のMOS型トランジスタとと
もにCMOSインバータを構成し、前記ゲート回路の出力に
より、それらは相補的にオン・オフ動作して第１または
第２の電源電位間を遮断する働きがある。したがって、
前記課題を解決することができるのである。
は第２の電源電位に固定するように働く。さらに、第２
のMOS型トランジスタは、第１のMOS型トランジスタとと
もにCMOSインバータを構成し、前記ゲート回路の出力に
より、それらは相補的にオン・オフ動作して第１または
第２の電源電位間を遮断する働きがある。したがって、
前記課題を解決することができるのである。
（実施例） 第１図は、本発明の第１の実施例に示すシュミットト
リガ回路の回路図である。
リガ回路の回路図である。
このシュミットトリガ回路は、入力電位Vi用の入力端
子10を有し、その入力端子10には、NPNトランジスタ20
のベースが接続されるとともに、２入力NANDゲート30の
第１の入力端子30aが接続されている。NPNトランジスタ
20のコレクタは電源電位（第１の電源電位）VCCに接続
され、エミッタはノード40を介してNANDゲート30の第２
の入力端子30bに接続されている。さらに、電源電位VCC
と第２の電源電位である接地電位VSSとの間にはCMOSイ
ンバータ50が接続されている。
子10を有し、その入力端子10には、NPNトランジスタ20
のベースが接続されるとともに、２入力NANDゲート30の
第１の入力端子30aが接続されている。NPNトランジスタ
20のコレクタは電源電位（第１の電源電位）VCCに接続
され、エミッタはノード40を介してNANDゲート30の第２
の入力端子30bに接続されている。さらに、電源電位VCC
と第２の電源電位である接地電位VSSとの間にはCMOSイ
ンバータ50が接続されている。
このCMOSインバータ50は、PMOS51とNMOS52とを有し、
そのPMOS51のソースが電源電位VCCに接続され、PMOS51
のドレインが、インバータ50の出力側ノード53を介して
NMOS52のドレインに接続されるとともに、トランジスタ
20のエミッタ側ノード40に接続している。そして、NMOS
52のソースが接地電位VSSに接続されている。また、PMO
S51およびNMOS52のゲートは、入力側ノード54を介して
それぞれ接続され、そのノード54がNANDゲート30の出力
側と出力端子70とにそれぞれ共通接続されている。
そのPMOS51のソースが電源電位VCCに接続され、PMOS51
のドレインが、インバータ50の出力側ノード53を介して
NMOS52のドレインに接続されるとともに、トランジスタ
20のエミッタ側ノード40に接続している。そして、NMOS
52のソースが接地電位VSSに接続されている。また、PMO
S51およびNMOS52のゲートは、入力側ノード54を介して
それぞれ接続され、そのノード54がNANDゲート30の出力
側と出力端子70とにそれぞれ共通接続されている。
第３図は第１図の入出力電位Vo,Viの波形図であり、
この図を参照にしつつ第１図の動作を説明する。
この図を参照にしつつ第１図の動作を説明する。
先ず、入力端子10に“L"レベルの入力電位Viが印加さ
れると、NANDゲート30の第１の端子30aは“L"レベルで
あるので、その出力は“H"レベルとなる。ノード54の電
位も“H"レベルとなる。したがって、PMOS51はオフ状
態、NMOS52はオン状態になり、インバータ50の出力側ノ
ード53は“L"レベルの電位となる。この時、電源電位VC
Cと接地電位VSSとの間に電流は流れない。
れると、NANDゲート30の第１の端子30aは“L"レベルで
あるので、その出力は“H"レベルとなる。ノード54の電
位も“H"レベルとなる。したがって、PMOS51はオフ状
態、NMOS52はオン状態になり、インバータ50の出力側ノ
ード53は“L"レベルの電位となる。この時、電源電位VC
Cと接地電位VSSとの間に電流は流れない。
ここで、入力電位Viが上昇していく場合について説明
する。
する。
第４図のＡ点での動作 入力電位Viが上昇してトランジスタ20の順方向電圧Vf
となると、そのトランジスタ20がオンし、エミッタ電流
がノード53に流入する。しかし、未だ電流が十分流れる
に至っていないため、NANDゲート30の第２の入力端子30
bは“L"レベルのままである。一方、NANDゲート30の第
１の入力端子30aは電位Vfまで上昇しているが、NANDゲ
ート30のスレッショルド電位Vthに達していないため
“L"レベルである。そのため、NANDゲート30の出力は
“H"レベルのままである。
となると、そのトランジスタ20がオンし、エミッタ電流
がノード53に流入する。しかし、未だ電流が十分流れる
に至っていないため、NANDゲート30の第２の入力端子30
bは“L"レベルのままである。一方、NANDゲート30の第
１の入力端子30aは電位Vfまで上昇しているが、NANDゲ
ート30のスレッショルド電位Vthに達していないため
“L"レベルである。そのため、NANDゲート30の出力は
“H"レベルのままである。
第４図のＢ点での動作 さらに、入力電位Viが上昇してスレッショルド電位Vt
hを越えると、NANDゲート30の第１の入力端子30aの電位
は“H"レベルとなる。一方、インバータ50の出力である
ノード53にはトランジスタ20のエミッタ電流が流入する
ため電位が上昇する。しかし、第２の入力端子30bの電
位は、入力端子10よりトランジスタ20の順方向電圧Vf
分、電圧降下されるために“L"レベルのままであり、そ
の結果、NANDゲート30の出力は依然として“H"レベルの
状態を維持する。
hを越えると、NANDゲート30の第１の入力端子30aの電位
は“H"レベルとなる。一方、インバータ50の出力である
ノード53にはトランジスタ20のエミッタ電流が流入する
ため電位が上昇する。しかし、第２の入力端子30bの電
位は、入力端子10よりトランジスタ20の順方向電圧Vf
分、電圧降下されるために“L"レベルのままであり、そ
の結果、NANDゲート30の出力は依然として“H"レベルの
状態を維持する。
第４図のＣ点での動作 入力電位Viが（Vth＋Vf）より上昇すると、NANDゲー
ト30の第２の入力端子30bの電位が“H"レベルとなる。
したがって、NANDゲート30の出力は“L"レベルとなり、
出力端子60の出力電位Voも“L"レベルとなる。
ト30の第２の入力端子30bの電位が“H"レベルとなる。
したがって、NANDゲート30の出力は“L"レベルとなり、
出力端子60の出力電位Voも“L"レベルとなる。
第４図のＤ点での動作 これに伴いPMOS51がオンし、NMOS52がオフするので、
インバータ50の出力は“H"レベルまで上昇する。そのた
め、第２の入力端子30bは電源電位VCCに固定されるの
で、トランジスタ20がオフし、電源電位VCCと接地電位V
SSとの間には電流は流れない。
インバータ50の出力は“H"レベルまで上昇する。そのた
め、第２の入力端子30bは電源電位VCCに固定されるの
で、トランジスタ20がオフし、電源電位VCCと接地電位V
SSとの間には電流は流れない。
次に、入力電位Viが下降していく場合について説明す
る。
る。
第４図のＥ点での動作 入力電位Viが（Vth＋Vf）がなったとき、入力電位Vi
上昇時には、NANDゲート30の出力が“H"レベルから“L"
レベルに反転した。しかし、入力電位Viの下降時には、
NANDゲート30の第１の入力端子30aがスレッショルド電
位Vthよりも高く、“H"レベルであり、第２の入力端子3
0bもノード53が“H"レベルであるので“H"レベルであ
り、したがってNANDゲート30の出力は“L"レベルのまま
である。
上昇時には、NANDゲート30の出力が“H"レベルから“L"
レベルに反転した。しかし、入力電位Viの下降時には、
NANDゲート30の第１の入力端子30aがスレッショルド電
位Vthよりも高く、“H"レベルであり、第２の入力端子3
0bもノード53が“H"レベルであるので“H"レベルであ
り、したがってNANDゲート30の出力は“L"レベルのまま
である。
第４図のＦ点での動作 さらに、入力電位Viが下降し、NANDゲート30のスレッ
ショレベル電位Vthよりも下がると、NANDゲート30の第
１の入力端子3bが“L"レベルとなるため、NANDゲート30
の出力は“H"レベルと反転する。これにより、PMOS51が
オフし、PMOS52はオンするため、インバータ50の出力側
ノード53の電位は“L"レベルになり、NANDゲート30の第
２の入力端子3bは“L"レベルとなる。この時、トランジ
スタ20のエミッタ電位は、インバータ50の出力側ノード
53の電位“L"レベルにより短時間で低下する。
ショレベル電位Vthよりも下がると、NANDゲート30の第
１の入力端子3bが“L"レベルとなるため、NANDゲート30
の出力は“H"レベルと反転する。これにより、PMOS51が
オフし、PMOS52はオンするため、インバータ50の出力側
ノード53の電位は“L"レベルになり、NANDゲート30の第
２の入力端子3bは“L"レベルとなる。この時、トランジ
スタ20のエミッタ電位は、インバータ50の出力側ノード
53の電位“L"レベルにより短時間で低下する。
このように、第１図に示すシュミットトリガ回路は第
４図のようなヒステリシス特性を持った動作をする。
４図のようなヒステリシス特性を持った動作をする。
本実施例では、次のような利点がある。
PMOS51及びPMOS52を用いて相補的にオン・オフさせる
ようにしたので、電源電位VCCと接地電位VSSとの間に直
流電流が流れず、消費電力が低減できる。
ようにしたので、電源電位VCCと接地電位VSSとの間に直
流電流が流れず、消費電力が低減できる。
従来のように回路構成要素に抵抗等の従動素子を用い
ないで、回路構成素子をすべて能動素子にしたため、各
ノード40,53,54の電位が高速に決定され、スイッチング
遅延時間の周波数依存性を小さくすることができる。こ
れにより、回路設計の段階で各周波数に対するスイッチ
ング遅延時間を細かくシュミレーションする必要がなく
なり、回路設計が容易になる。
ないで、回路構成素子をすべて能動素子にしたため、各
ノード40,53,54の電位が高速に決定され、スイッチング
遅延時間の周波数依存性を小さくすることができる。こ
れにより、回路設計の段階で各周波数に対するスイッチ
ング遅延時間を細かくシュミレーションする必要がなく
なり、回路設計が容易になる。
第３図は本発明の第２の実施例を示すシュミットトリ
ガ回路の回路図である。
ガ回路の回路図である。
このシュミットトリガ回路は、第１図中のNPNトラン
ジスタ20をPNPトランジスタ21に、２入力NANDゲート30
を２入力ORゲート31に置き換えた構成であり、第１図中
の要素と共通の要素には同一の符号が付されている。
ジスタ20をPNPトランジスタ21に、２入力NANDゲート30
を２入力ORゲート31に置き換えた構成であり、第１図中
の要素と共通の要素には同一の符号が付されている。
このシュミットトリガ回路は、入力電位Vi用の入力端
子10を有し、その入力端子10は、PNPトランジスタ21の
ベースに接続されるとともに、２入力ORゲート31の第１
の入力端子30aに接続されている。PNPトランジスタ31の
コレクタは第２の電源電位である接地電位VCCに接続さ
れ、エミッタはノード40を介してORゲート31の第２の入
力端子31bに接続されている。さらに、電源電位VCCと接
地電位VSSとの間にはCMOSインバータ50が接続されてい
る。インバータ50の入力側にはORゲート31の入力側およ
び出力端子60が共通接続され、出力側にはトランジスタ
21のエミッタが接続されている。
子10を有し、その入力端子10は、PNPトランジスタ21の
ベースに接続されるとともに、２入力ORゲート31の第１
の入力端子30aに接続されている。PNPトランジスタ31の
コレクタは第２の電源電位である接地電位VCCに接続さ
れ、エミッタはノード40を介してORゲート31の第２の入
力端子31bに接続されている。さらに、電源電位VCCと接
地電位VSSとの間にはCMOSインバータ50が接続されてい
る。インバータ50の入力側にはORゲート31の入力側およ
び出力端子60が共通接続され、出力側にはトランジスタ
21のエミッタが接続されている。
このシュミットトリガ回路では第１図と同様の作用、
効果を有している。
効果を有している。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。例えば、第２の実施例では、ゲート回
路31の入力側ノード40を“H"レベルに固定したが、“L"
レベルに固定してもよい。その場合、PMOS51をNMOSに、
NMOS52をPMOSにそれぞれ置き換える必要がある。
形が可能である。例えば、第２の実施例では、ゲート回
路31の入力側ノード40を“H"レベルに固定したが、“L"
レベルに固定してもよい。その場合、PMOS51をNMOSに、
NMOS52をPMOSにそれぞれ置き換える必要がある。
（発明の効果） 以上詳細に説明したように、本発明によれば、PMOS及
びNMOSを用いて相補的にオン・オフさせることにより、
第１および第２の電源電位間を遮断させるようにしたの
で、第１および第２の電源電位間を直流電流が流れるこ
とがなく、消費電力を低減させることができる。
びNMOSを用いて相補的にオン・オフさせることにより、
第１および第２の電源電位間を遮断させるようにしたの
で、第１および第２の電源電位間を直流電流が流れるこ
とがなく、消費電力を低減させることができる。
また、各回路構成素子を能動素子を用いて構成したの
で、各ノードの電位が高速に決定され、スイッチング遅
延時間を広い周波数範囲で一定にすることができる。こ
れにより、回路設計を容易にする効果が期待できる。
で、各ノードの電位が高速に決定され、スイッチング遅
延時間を広い周波数範囲で一定にすることができる。こ
れにより、回路設計を容易にする効果が期待できる。
第１図は本発明の第１の実施例を示すシュミットトリガ
回路の回路図、第２図は従来のシュミットトリガ回路の
回路図、第３図は第１図の入出力電位の波形図、第４図
は本発明の第２の実施例を示すシュミットトリガ回路の
回路図である。 10……入力端子、20……NPNトランジスタ、30……２入
力NANDゲート、30a,30b……第1,第２の入力端子、40,5
3,54……ノード、50……CMOSインバータ、51……PMOS、
52……NMOS、60……出力端子、VVi……入力電位、Vo…
…出力電位、VCC,VSS……第1,第２の電源電位。
回路の回路図、第２図は従来のシュミットトリガ回路の
回路図、第３図は第１図の入出力電位の波形図、第４図
は本発明の第２の実施例を示すシュミットトリガ回路の
回路図である。 10……入力端子、20……NPNトランジスタ、30……２入
力NANDゲート、30a,30b……第1,第２の入力端子、40,5
3,54……ノード、50……CMOSインバータ、51……PMOS、
52……NMOS、60……出力端子、VVi……入力電位、Vo…
…出力電位、VCC,VSS……第1,第２の電源電位。
Claims (1)
- 【請求項１】第１の電源電位とノードとの間に接続さ
れ、入力電位によりオン・オフ動作するバイポーラトラ
ンジスタと、 前記入力電位と前記ノードの電位との理論をとるゲート
回路と、 前記第１の電源電位と前記ノードとの間に接続され、前
記ゲートの出力によりオン・オフ動作する第１のMOS型
トランジスタとを備えたシュミットトリガ回路におい
て、 前記ノードと第２の電源電位との間に接続され、前記ゲ
ート回路の出力に基づき、前記第１のMOS型トランジス
タに対して相補的にオン・オフ動作する第２のMOS型ト
ランジスタを設けたことを特徴とするシュミットトリガ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128050A JP2846338B2 (ja) | 1989-05-22 | 1989-05-22 | シュミットトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128050A JP2846338B2 (ja) | 1989-05-22 | 1989-05-22 | シュミットトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306713A JPH02306713A (ja) | 1990-12-20 |
| JP2846338B2 true JP2846338B2 (ja) | 1999-01-13 |
Family
ID=14975260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128050A Expired - Lifetime JP2846338B2 (ja) | 1989-05-22 | 1989-05-22 | シュミットトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2846338B2 (ja) |
-
1989
- 1989-05-22 JP JP1128050A patent/JP2846338B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02306713A (ja) | 1990-12-20 |
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