JPH0287526A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体技術さらに詳しくは半導体チップの実
装技術に適用して特に有効な技術に関するものある。

［従来の技術］ 半導体チップをパッケージ等の基板に接合する技術の一
つに例えばＣＣＢ技術があり、このＣＣＢ技術では半導
体チップのＡＱ配線上に半田の突起電極を形成し、この
突起電極を介して半導体チップをパッケージ等の基板に
直接固着するようになっている。このような技術につい
ては、例えば、１９８４年９月２４日に日経マグロウヒ
ル社から発行された「日経エレクトロニクス」第２６５
頁〜第２９４頁に記載されている。

第２図（Ａ）〜（Ｄ）には上記突起電極の形成方法の一
例が示されている。その形成方法を具体的に説明すれば
次のとおりである。

先ず、最終配線工程が終了した後に、ＡＱ配線３上全面
にプラズマＣＶＤ法によって窒化シリコン膜を形成する
。その後、上記窒化シリコン膜上に被着させたホトレジ
スト膜（図示せず）をマスクにしてＡＱ配線３の表面の
一部が露出されるように上記窒化シリコン膜を選択的に
除去する。これによって窒化シリコン膜からなる第１の
プロテクション膜１が形成される。ここまで終了した状
態が第２図（Ａ）に示されている。

次いで、マスクとなった上記ホトレジスト膜を除去した
後、スパッタリング法によって酸化シリコン膜を上記プ
ロテクション膜１上全面に被着させる。そして、再び、
ホトレジスト膜（図示せず）をマスクとして上記酸化シ
リコン膜を選択的に除去して第２図（Ｂ）に示すように
酸化シリコン膜からなる第２のプロテクション膜５を形
成する。

次に、マスクとなったホトレジスト膜を除去し、その後
全面にＣｒ、ＣｕおよびＡｕの３層からなる積層膜を形
成する。そして、その積層膜をホトエツチング技術にて
パターンニングすることによって下地電極６が形成され
る。ここまで終了した状態が第２図（Ｃ）に示されてい
る。

その後、半導体ウェハ裏面に冷却用のメタライズ層を形
成する。次に、液状のホ１ヘレジス１へ膜およびドライ
フィルム状のホトレジスト膜を順次形成し、その両ホト
レジス１へ膜の突起電極形成予定領域に対応する部分を
選択的に除去して開口させ、その後Ｐｂ−８ｎの導体膜
を全面に形成する。その後、リフトオフ技術によって突
起電極形成予定領域に対応する部分のみ導体膜が残るよ
うに上記導体膜を選択的に除去し、さらにウエツ１−バ
ンク（熱処理）によって残りの導体膜を溶融させること
によってボール状の突起電極７を形成する。ここまで終
了した状態が第２図（Ｄ）に示されている。

［発明が解決しようとする課題］ しかしながら、上記のような方法で導体膜を形成する場
合には下記のような問題が惹起されることになる。

即ち、上記方法によれば、突起電極の形成にあたって、
第１および第２のプロテクション膜１゜５の形成を行っ
ており、さらしこ下地電極６となる積層膜の選択除去と
突起室ｉ７どなる導体ｊ漠の選択除去とを別個の工程で
行っているため、突起電極７の形成に長時間要すること
となり、その結果。

半導体装置の製造ラインにおけるスループットが悪くな
ってしまうという問題があった。

また、上記技術では、下地電極６形成の後、それのエツ
チングのためのホトリソグラフィ工程や裏面メタライズ
層を形成するための熱処理工程が入るので下地電極６が
酸化され、その部分にボイドが発生し、下地電極６の半
田濡れ性が悪化するという問題があった。

さらに、下地電極６形成のためのエツチングの際に下地
電極６を構成するＣｕがエツチングされる恐れがある。

なお、プロテクション膜１，５を用いないものでは、下
地電極６のエツチングの際に下地のＡＱ配線３がエツチ
ングされてしまう恐れもある。

本発明は、かかる点に鑑みなされたもので、スループッ
トの向上が図れ、しかも信頼性の高い突起電極の形成が
可能な半導体装置の製造方法を提供することを主たる目
的としている。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

即ち、本発明に係る半導体装置の製造方法は。

突起電極形成予定領域が開口されたホトレジスト膜を上
記配線の上に直に形成し、その後下地重陽と゛なる積層
膜と突起電極となる導体膜とを順次に形成した後、上記
積層膜および導体膜の上記ホ１〜レジスト膜上に存在す
る部分を上記ホトレジスト膜の除去の際に同時に除去し
、その残りの導体膜を溶融させるこによって上記突起電
極を形成するようにしたものである。

［作用コ 上記した手段によれば、プロテクション膜形成の工程が
存在しないので、その分突起電極形成のための工数が低
減される６その結果、突起電極形成時間の短縮化が図れ
、さらには半導体装置の製造ラインにおけるスルーブツ
トの向上が図れることになる。

また、上記した手段によれば、下地電極および導体膜の
選択除去にあたり、リフトオフ技術を用いて両者を同時
に選択除去するようにしているので、それらの選択除去
を別々に行っていた従来技術に比べて工程が短縮化され
、その分半導体装置の製造ラインにおけるスループット
が向上されることになる。

さらに、上記した手段によれば、下地電極と導体膜とを
セルファライン化して共通マスクで形成しているので、
下地電極の形成から導体膜の形成までにホトリソグラフ
ィの工程、熱処理工程が入らない。したがって、下地電
極の酸化によるボイ１〜の発生が防げ、その結果、信頼
性の高い突起電極が得られることになる。

［実施例］ 以下、本発明に係る半導体装置の製造方法の実施例を図
面に基づいて説明する。

第１図（Ａ）〜（Ｆ）には実施例の半導体装置の製造方
法が示されている。順をおって説明すれば下記のとおり
である。

第１−図（Ａ）は最終配線工程を終了した半導体ウェハ
を示している。ここで符号１１は半導体ウェハを、符号
１２はＡＱ’？Ｉｌ極を表している。

このように最終配線工程が終了したならば、第１図（Ｂ
）に示すように半導体ウェハ１１の裏面にメタライズ層
１３を形成する。

次に、半導体ウェハ１１の主面に密着性の良い液状のホ
トレジスト １４を被着させ、さらにドライフィルム状のホトレジス
ト膜（第２のホトレジスト膜）１５を被着させる。その
後，両ホトレジスト膜１４，１．５の突起電極形成予定
領域に対応する部分を除去して頚部に開口１６を形成し
、ＡΩ配線１２の表面の一部を露出させて第１図（Ｃ）
の状態となる。

次いで、開口１６内を含む全面に下地電極となる積層膜
、即ち特に制限はされないがＣｒ．ＣｕおよびＡｕの３
層からなる積層膜１７を形成する。

ここまで終了した状態が第１図（Ｄ）に示されている。

さらに、上記積層膜１７の上にＰｂ−Ｓｎの導体膜１８
を形成する（第１図（Ｅ））。

その後、第１図（Ｆ）に示すように，ホトレジスト剥趙
液によって第１および第２のホトレジスト膜１４．１５
を除去する際に同時に、積層膜１７および・導体１］５
ｊ１８の第１のホトレジスト膜１４。

１５上に存在する部分を除去する。その後、ウェットバ
ックによって残りの導体膜１８を溶融させることによっ
て，ボール状の突起電極（半田バンプ）を形成する。

上記した半導体装置の製造方法によれば下記の効果を得
ることができる。

即ち、上記製造方法によれば、従来行われていたプロテ
クション膜形成の工程が存在しないので、その分突起電
極形成のための工数が低減されるという作用によって、
突起電極形成時間の短縮化が図れ、さらには半導体装置
の製造ラインにおけるスループットの向上が図れること
になる。

また、上記製造方法によれば，下地電極となる積層膜１
７と突起電極となる導体膜１８の選択除去にあたり、リ
フトオフ技術を用いて両者を同時に選択除去するように
しているので、それらの選択除去を別々に行っていた従
来技術に比べて工程が短縮化されるという作用によって
、そ切分半導体装置の製造ラインにおけるスループット
が向上されることになる。

さらに、上記製造方法によれば、下地電極なる積層膜１
７と突起電極となる導体膜１８とをセルファライン化し
て共通マスクで形成しているので、積層膜１７の形成か
ら導体膜１７の形成までにホトリソグラフィの工程、熱
処理工程が入らない。

したがって、下地電極が酸化されず，ボイドの発生が防
げるという作用によって、半田濡れ性の劣化が生ぜず、
その結果、信頼性の高い突８電極が得られることになる
。

また、上記実施例によれば、下地電極となる積層膜１７
と突起電極となる導体膜１８の選択除去にあたり、リフ
トオフ技術を用いて両者を同時に選択除去するようにし
ているので、下地電嘆形成にあたり下地電極を構成する
Ｃｕがエツチングされることはない。さらに、下地電極
形成にあたりその下側のＡＱｘ［ｉ１２がエツチングさ
れることはない。

なお、上記の製造方法は、ＡＱ電極１２の大きさがリフ
トオフマスク１４，１５より大きい場合に有効である。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記実施例によれば、下地電極としてＣｒ、Ｃ
ｕおよびＡｕの３層からなる積層膜を用いているが、Ｔ
ｉ、ＮｉおよびＡｕの３Ｍ膜、ＣｒおよびＣｕの２層膜
等であっても良い。

また、突起電極を形成するに際して上記実施例では、Ｐ
ｂ−８ｎの導体膜を用いたが、Ｉｎ−Ｐｂの導体膜等を
用いるようにしても良い。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

即ち、本発明に係る半導体装置の製造方法は、突起電極
形成予定領域が開口されたホ１−レジスト膜を上記配線
の上に直に形成し、その後下地電極となる積層膜と突起
電極となる導体膜とを順次に形成した後、上記積層膜お
よび導体膜の上記ホトレジスト膜上に存在する部分を上
記ホ１−レジスト膜の除去の際に同時に除去し、その残
りの導体膜を溶融させるこによって上記突起電極を形成
するようにしたみで、プロテクション膜形成の工程が存
在しないので、その分突起電極形成のための工数が低減
される。その結果、突起電極形成時間の短縮化が図れ、
さらには半導体装置の製造ラインにおけるスループット
の向上が図れることになる。

また、下地電極および導体膜の選択除去にあたり、リフ
トオフ技術を用いて両者を同時に選択除去するようにし
ているので、それらの選択除去を別々に行っていた従来
技術に比べて工程が短縮化され、その分生導体装置の製
造ラインにおけるスループットが向上されることになる
。

さらに、本発明によれば、下地電極と導体膜とをセルフ
ァライン化して共通マスクで形成しているので、下地電
極の形成から導体膜の形成までにホトリソグラフィの工
程、熱処理工程が入らない。

したがって、下地電極の酸化が生ぜず、ボイドの発生が
防げる結果、信頼性の高い突起電極が得られることにな
る。

【図面の簡単な説明】

第１図（Ａ）〜（Ｆ）は本発明に係る半導体装置の盈造
方法の実施例の各工程における半導体基板の縦断面図、 第２図（Ａ）〜（Ｄ）は従来の半導体装置の製造方法の
各工程における半導体基板の縦断面図である。 １１・・・・半導体ウェハ、１２・・・・ＡＱ配線、１
４．１５・・・・ホトレジスト膜、１７・・・・積層膜
、１８・・・・導体膜。 第　　１　　図 どＡ） （ｇ） 第 図 （Ｅ） ／７ （Ｆ） 第２ （Ａ） 図 （Ｄ）

Claims (1)

1. 【特許請求の範囲】 １、半導体チップの配線上に下地電極を介して突起電極
   を形成するにあたり、突起電極形成予定領域が開口され
   たホトレジスト膜を上記配線の上に直に形成し、その後
   下地電極となる積層膜と突起電極となる導体膜とを順次
   に形成した後、上記積層膜および導体膜の上記ホトレジ
   スト膜上に存在する部分を上記ホトレジスト膜の除去の
   際に同時に除去し、その残りの導体膜を溶融させるこに
   よって上記突起電極を形成するようにしたことを特徴と
   する半導体装置の製造方法。 ２、上記ホトレジスト膜は２層構造となっており、その
   うち下層が液状ホトレジスト膜となっており、上層がド
   ライフィルム状のホトレジスト膜となっていることを特
   徴とする請求項１記載の半導体装置の製造方法。