JPH0715909B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0715909B2 JPH0715909B2 JP21941887A JP21941887A JPH0715909B2 JP H0715909 B2 JPH0715909 B2 JP H0715909B2 JP 21941887 A JP21941887 A JP 21941887A JP 21941887 A JP21941887 A JP 21941887A JP H0715909 B2 JPH0715909 B2 JP H0715909B2
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- JP
- Japan
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- opening
- layer
- electrode pad
- semiconductor device
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にバンプを
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
バンプを有する半導体装置は、１回の操作でボンディン
グが可能で自動化や高速ボンディングに適しており、実
装容積も小さいという特徴を有している。
グが可能で自動化や高速ボンディングに適しており、実
装容積も小さいという特徴を有している。
第２図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第２図（ａ）に示すように、半導体基板１の上に設けら
れた絶縁膜２の上に約１μｍの厚さのアルミニウム層を
堆積し、選択的にエッチングして電極パッド３を設け
る。次に、電極パッド３を含む表面に0.5〜1.0μｍの厚
さの層間絶縁膜４を設け、選択的にエッチングして電極
パッド３の上に開口部５を設ける。
れた絶縁膜２の上に約１μｍの厚さのアルミニウム層を
堆積し、選択的にエッチングして電極パッド３を設け
る。次に、電極パッド３を含む表面に0.5〜1.0μｍの厚
さの層間絶縁膜４を設け、選択的にエッチングして電極
パッド３の上に開口部５を設ける。
次に、第２図（ｂ）に示すように、開口部５を含む表面
に障壁金属及びバンプとの接着性を強化するためのクロ
ム層６及び銅層７をそれぞれ0.1〜0.2μｍの厚さに順次
堆積する。この場合、クロム−銅の組合せの代りにチタ
ン−パラジウムの組合せを用いても良い。
に障壁金属及びバンプとの接着性を強化するためのクロ
ム層６及び銅層７をそれぞれ0.1〜0.2μｍの厚さに順次
堆積する。この場合、クロム−銅の組合せの代りにチタ
ン−パラジウムの組合せを用いても良い。
次に、第２図（ｃ）に示すように、銅層７の上にホトレ
ジスト膜８を設けてパターニングし、開口部５を含み且
つ開口部５より僅かに大きい開口部９を設ける。次に、
開口部９の銅層７の上に電気めっき法で銅を堆積してバ
ンプ10を形成する。次に、バンプ10の表面に酸化を防止
しインナーリードボンディング（inner lead bonding）
等に適した材料のはんだめっき層12を形成する。
ジスト膜８を設けてパターニングし、開口部５を含み且
つ開口部５より僅かに大きい開口部９を設ける。次に、
開口部９の銅層７の上に電気めっき法で銅を堆積してバ
ンプ10を形成する。次に、バンプ10の表面に酸化を防止
しインナーリードボンディング（inner lead bonding）
等に適した材料のはんだめっき層12を形成する。
次に、第２図（ｄ）に示すように、ホトレジスト膜８を
除去し、バンプ10をマスクとして第１及び第２の金属層
6,7をエッチングし除去する。
除去し、バンプ10をマスクとして第１及び第２の金属層
6,7をエッチングし除去する。
上述した従来の半導体装置の製造方法は、バンプ電極の
表面に形成したはんだめっき層がバンプ電極との間の接
着性という点についてはすぐれているが、はんだと銅と
の間の熱膨脹係数が異なるため、はんだめっき層に応力
がかかり、時間の経過にともないはんだめっき層に亀裂
が入り、耐酸化性能が低下するという問題点があった。
表面に形成したはんだめっき層がバンプ電極との間の接
着性という点についてはすぐれているが、はんだと銅と
の間の熱膨脹係数が異なるため、はんだめっき層に応力
がかかり、時間の経過にともないはんだめっき層に亀裂
が入り、耐酸化性能が低下するという問題点があった。
本発明の半導体装置の製造方法は、半導体基板上に設け
られた絶縁膜上に金属層を堆積し選択的にエッチングし
て電極パッドを設ける工程と、前記電極パッドを含む表
面に層間絶縁膜を設け選択的にエッチングして前記電極
パッドの上に第１の開口部を設ける工程と、前記開口部
を含む表面に第１及び第２の金属層を順次堆積する工程
と、前記第２の金属層の上にホトレジスト膜を設けてパ
ターニングし前記第１の開口部を含み且つ前記第１の開
口部より僅か大きい第２の開口部を設ける工程と、電気
めっき法により前記第２の開口部の前記第２の金属層の
上に金属層を堆積して前記第２の開口部及び前記第２の
開口部周縁の前記ホトレジスト膜上にバンプを設ける工
程と、前記バンプの表面に鉛層をめっきする工程と、前
記鉛層の表面にはんだめっき層を形成する工程と、前記
ホトレジスト膜を除去し前記バンプをマスクとして前記
第２および第１の金属層を順次エッチングして除去する
工程とを含んで構成される。
られた絶縁膜上に金属層を堆積し選択的にエッチングし
て電極パッドを設ける工程と、前記電極パッドを含む表
面に層間絶縁膜を設け選択的にエッチングして前記電極
パッドの上に第１の開口部を設ける工程と、前記開口部
を含む表面に第１及び第２の金属層を順次堆積する工程
と、前記第２の金属層の上にホトレジスト膜を設けてパ
ターニングし前記第１の開口部を含み且つ前記第１の開
口部より僅か大きい第２の開口部を設ける工程と、電気
めっき法により前記第２の開口部の前記第２の金属層の
上に金属層を堆積して前記第２の開口部及び前記第２の
開口部周縁の前記ホトレジスト膜上にバンプを設ける工
程と、前記バンプの表面に鉛層をめっきする工程と、前
記鉛層の表面にはんだめっき層を形成する工程と、前記
ホトレジスト膜を除去し前記バンプをマスクとして前記
第２および第１の金属層を順次エッチングして除去する
工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、半導体基板１の上に設けら
れた絶縁膜２の上に約１μｍの厚さのアルミニウム層を
堆積し、選択的にエッチングして電極パッド３を設け
る。次に電極パッド３を含む表面に0.5〜1.0μｍの厚さ
の層間絶縁膜４を設け、選択的にエッチングして電極パ
ッド３の上に開口部５を設ける。
れた絶縁膜２の上に約１μｍの厚さのアルミニウム層を
堆積し、選択的にエッチングして電極パッド３を設け
る。次に電極パッド３を含む表面に0.5〜1.0μｍの厚さ
の層間絶縁膜４を設け、選択的にエッチングして電極パ
ッド３の上に開口部５を設ける。
次に、第１図（ｂ）に示すように、開口部５を含む表面
に障壁金属及びバンプとの接着性を強化するためのクロ
ム層６及び銅層７をそれぞれ0.1〜0.2μｍの厚さに堆積
する。この場合、クロム−銅の組合せの代りにチタン−
パラジウムの組合せを用いても良い。
に障壁金属及びバンプとの接着性を強化するためのクロ
ム層６及び銅層７をそれぞれ0.1〜0.2μｍの厚さに堆積
する。この場合、クロム−銅の組合せの代りにチタン−
パラジウムの組合せを用いても良い。
次に、第１図（ｃ）に示すように、銅層７の上にホトレ
ジスト膜８を設けてパターニングし、開口部５を含み且
つ開口部５より僅か大きい開口部９を設け、クロム層６
及び銅層７を電極として電極めっき法により開口部９の
銅層７の上に銅層を堆積して開口部及び開口部９の周縁
のホトレジスト膜８の上にバンプ10を設ける。次に、バ
ンプ10の表面にスルホン酸系のめっき液で鉛層11を１μ
ｍの厚さに堆積し、次いで、同系のめっき液で２〜５μ
ｍの厚さのはんだめっき層12を堆積する。
ジスト膜８を設けてパターニングし、開口部５を含み且
つ開口部５より僅か大きい開口部９を設け、クロム層６
及び銅層７を電極として電極めっき法により開口部９の
銅層７の上に銅層を堆積して開口部及び開口部９の周縁
のホトレジスト膜８の上にバンプ10を設ける。次に、バ
ンプ10の表面にスルホン酸系のめっき液で鉛層11を１μ
ｍの厚さに堆積し、次いで、同系のめっき液で２〜５μ
ｍの厚さのはんだめっき層12を堆積する。
次に、第１図（ｄ）に示すように、ホトレジスト膜８除
去し、バンプをマスクとして銅層７およびクロム層６を
順次エッチングして除去する。
去し、バンプをマスクとして銅層７およびクロム層６を
順次エッチングして除去する。
以上説明したように本発明は、鉛層を銅のバンプと表面
のはんだ層の間に介在させることにより、はんだによる
内部応力の発生を緩和することと銅層中への錫の拡散を
おさえて亀裂の発生による耐酸化性能の低下を抑制し、
インナーリードボンディングや後工程での熱処理に対す
る信頼性を向上させるという効果を有する。
のはんだ層の間に介在させることにより、はんだによる
内部応力の発生を緩和することと銅層中への錫の拡散を
おさえて亀裂の発生による耐酸化性能の低下を抑制し、
インナーリードボンディングや後工程での熱処理に対す
る信頼性を向上させるという効果を有する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は従来の半導体装置の製造方法を説明す
るための工程順に示した半導体チップの断面図である。 １……半導体基板、２……絶縁膜、３……電極パッド、
４……層間絶縁膜、５……開口部、６……クロム層、７
……銅層、８……ホトレジスト膜、９……開口部、10…
…バンプ、11……鉛層、12……はんだめっき層。
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は従来の半導体装置の製造方法を説明す
るための工程順に示した半導体チップの断面図である。 １……半導体基板、２……絶縁膜、３……電極パッド、
４……層間絶縁膜、５……開口部、６……クロム層、７
……銅層、８……ホトレジスト膜、９……開口部、10…
…バンプ、11……鉛層、12……はんだめっき層。
Claims (1)
- 【請求項１】半導体基板上に設けられた絶縁膜上に金属
層を堆積し選択的にエッチングして電極パッドを設ける
工程と、前記電極パッドを含む表面に層間絶縁膜を設け
選択的にエッチングして前記電極パッドの上に第１の開
口部を設ける工程と、前記開口部を含む表面に第１及び
第２の金属層を順次堆積する工程と、前記第２の金属層
の上にホトレジスト膜を設けてパターニングし前記第１
の開口部を含み且つ前記第１の開口部より僅か大きい第
２の開口部を設ける工程と、電気めっき法により前記第
２の開口部の前記第２の金属層の上に金属層を堆積して
前記第２の開口部及び前記第２の開口部周縁の前記ホト
レジスト膜上にバンプを設ける工程と、前記バンプの表
面に鉛層をめっきする工程と、前記鉛層の表面にはんだ
めっき層を形成する工程と、前記ホトレジスト膜を除去
し前記バンプをマスクとして前記第２および第１の金属
層を順次エッチングして除去する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21941887A JPH0715909B2 (ja) | 1987-09-01 | 1987-09-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21941887A JPH0715909B2 (ja) | 1987-09-01 | 1987-09-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6461038A JPS6461038A (en) | 1989-03-08 |
| JPH0715909B2 true JPH0715909B2 (ja) | 1995-02-22 |
Family
ID=16735083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21941887A Expired - Lifetime JPH0715909B2 (ja) | 1987-09-01 | 1987-09-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715909B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3582014B2 (ja) * | 1995-07-12 | 2004-10-27 | 株式会社ルネサステクノロジ | 半導体ペレットの実装方法 |
| EP3395900B1 (en) | 2015-12-25 | 2021-09-22 | Nippon Polytech Corp. | Curable composition, cured object, overcoat film, coated flexible wiring board, and process for producing same |
-
1987
- 1987-09-01 JP JP21941887A patent/JPH0715909B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6461038A (en) | 1989-03-08 |
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