KR960012334A - 반도체 칩 커프 소거 방법 및 그에 따른 반도체 칩과 이로부터 형성된 전자 모듈 - Google Patents

반도체 칩 커프 소거 방법 및 그에 따른 반도체 칩과 이로부터 형성된 전자 모듈 Download PDF

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Abstract

반도체 칩 커프 소거 공정을 포함하는 제조 방법과 그에 따른 반도체 칩 및 그에 의해 형성된 전자 모듈이 개시되었다. 제조 방법은 칩들 사이에 커프 영역을 가진 다수의 집적 회로 칩을 포함하는 웨이퍼를 제공하는 단계를 포함한다. 칩 금속 배선은 커프 영역 내에 존재한다. 포토리소그라피 공정은 웨이퍼를 보호하고 커프 영역만을 노출시키는데 사용된다. 다음으로, 웨이퍼는 에칭되고, 칩 금속 배선은 커프 영역으로부터 소거된다. 그 후 웨이퍼는 다이싱되고, 칩으 ㄴ모놀리식 전자 모듈을 형성하기 위하여 적층된다. 전자 모듈의 측면표면은 그곳까지 연장된 전달 금속을 노출시키기 위해 처리됨으로써, 전자 모듈 내에서 칩의 전기적 접속을 가능하게 한다. 제조 방법, 그에 따른 집적 회로 및 모놀리식 전자 모듈이 상세히 설명되어 있다.

Description

반도체 칩 커프 소거 방법 및 그에 따른 반도체 칩과 이로부터 형성된 전자 모듈
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 커프 영역을 부분적으로 소거하고 남아있는 모든 포토레지스트를 제거한 후의 제3도의 웨이퍼를 부분적으로 도시하고 있는 단면도.

Claims (30)

  1. 다수의 집적 회로("IC") 칩을 형성하기 위한 방법에 있어서, (a) 웨이퍼를 제공하는 단계, (b) 상기 웨이퍼가 다수의 커프 영역(kerf regions)을 가지도록 상기 웨이퍼와 일체로 다수의 IC 칩을 형성하는 단계로서, 상기 다수의 커프 영역 중 각각의 커프 영역은 상기 다수의 IC 칩 중 인접한 IC 칩들 사이에 배치되고, 상기 다수의 커프 영역은 그 내부에 포함된 제1칩 금속층을 가지는 단계, (c) 상기 다수의 커프 영역으로부터 상기 제1칩 금속층을 제거하는 단계, 및 (d) 단계(c)에 이어서, 상기 다수의 IC 칩 위에 전달 금속층(transfer metal layer)을 형성하는 단계로서, 상기 전달 금속층이 상기 다수의 IC 칩과 기계적으로 결합되는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 형성 단계(b)는 상기 다수의 커프 영역 내에 제2칩 금속층을 가지는 상기 다수의 IC 칩을 형성하는 단계를 더 포함하고, 상기 제2칩 금속층은 상기 웨이퍼와 상기 제1칩 금속층 사이에 배치되고 이들과 기계적으로 결합되어 있는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 제거 단계(c)는 상기 다수의 커프 영역으로부터 상기 제2칩 금속층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 제거 단계(c)는 상기 다수의 IC 칩을 상기 웨이퍼로부터 분리하기 위하여 상기 다수의 커프 영역 내에 포함되어 있는 상기 웨이퍼의 일부를 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 단계(d)에 앞서 상기 전달 금속층을 실질적으로 평면으로 형성하기 위하여 상기 다수의 IC 칩 위에 절연층을 증착하는 단계와 상기 절연층을 평탄화하는 (planariazing) 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 형성 단계(b)는 제1금속의 칩 금속층을 형성하는 단계를 포함하고, 상기 형성 단계(d)는 상기 제1금속으로부터 전달 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 단계(a) 및 (b)는 단계(c) 및 (d)로부터 멀리 떨어진 위치에서(at a remote lpcation) 수행되는 것을 특징으로 하는 방법.
  8. 다수의 집적 회로("IC") 칩을 형성하기 위한 방법에 있어서, (a) 웨이퍼를 제공하는 단계, (b) 상기 웨이퍼가 다수의 커프 영역을 가지도록 상기 웨이퍼와 일체로 다수의 IC 칩을 형성하는 단계로서, 상기 다수의 커프 영역 중 각각의 커프 영역은 상기 다수의 IC 칩 중 인접한 IC 칩들 사이에 배치되고, 상기 다수의 커프 영역은 그 내부에 포함되어 있는 칩 금속층과 전달 금속층을 가지는 단계, 및 (c) 상기 다수의 커프 영역으로부터 상기 칩 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 제거 단계(c)는 상기 다수의 IC 칩을 상기 웨이퍼로부터 분리하기 위하여 상기 커프 영역 내에 포함되어 있는 상기 웨이퍼의 일부를 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 형성 단계(b)는 제1금속의 칩 금속층 및 상기 제1금속의 상기 전달 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제8항에 있어서, 상기 형성 단계(b)는 상기 칩 금속층을 상기 전달 금속층과 동일 평면 상에 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 지지층, 제1형 금속(first type of metal)으로 구성되고 상기 지지층과 기계적으로 결합되어 있는 칩 금속층, 및 상기 제1형 금속으로 구성되고 상기 지지층과 기계적으로 결합되어 있는 전달 금속층을 포함하는 것을 특징으로 하는 집적 회로(IC) 칩.
  13. 제12항에 있어서, 상기 지지층은 기판을 포함하고, 상기 칩 금속층은 상기 전달 금속층과 상기 기판 사이에 배치되며 이들과 기계적으로 결합되어 있는 것을 특징으로 하는 IC 칩.
  14. 제12항에 있어서, 상기 칩 금속층은 상기 전달 금속층과 동일 평면 상에 있는 것을 특징으로 하는 IC 칩.
  15. 제12항에 있어서, 상기 제1형 금속은 티타늄/알루미늄-구리 합금인 것을 특징으로 하는 IC 칩.
  16. 전자 모듈(electronic module)을 형성하기 위한 방법에 있어서, (a) 다수의 집적 회로("IC") 칩을 제공하는 단계로서, 상기 다수의 IC 칩 중 각각의 IC 칩은 연부 표면(edge surface), 제1칩 금속층 및 전달 금속 리드(transfer metal lead)를 가지며, 상기 IC 칩은 액티브 영역(active region) 및 커프 영역(kerf region)을 더 포함하고, 상기 커프 영역은 상기 연부 표면과 인접하고, 상기 액티브 영역은 상기 커프 영역에 인접하며, 상기 제1칩 금속층은 상기 액티브 영역 내에만 포함되어 있고 상기 전달 금속 리드는 상기 액티브 영역 및 상기 커프 영역 내에 포함되어 있는 단계, 및 (b) 전자 모듈을 형성하기 위하여 상기 다수의 IC 칩을 적층(stacking)시키는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 제공 단계(a)는 각각의 IC 칩에 기판을 제공하는 단계를 포함하며, 상기 제1칩 금속층은 상기 기판과 상기 전달 금속 리드 사이에 배치되고 이들과 기계적으로 결합되어 있는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 다수의 IC 칩의 상기 연부 표면은 적어도 부분적으로 상기 전자 모듈의 측면 표면을 형성하고, 상기 측면 표면은 상기 다수의 IC 칩 중 제1IC 칩의 상기 측면 표면쪽으로 연장되어 있는 제1전달 금속 리드를 가지며, 상기 방법은 상기 제1전달 금속 리드를 노출시키기 위하여 상기 모듈의 상기 측면 표면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 방법은 상기 전자 모듈의 상기 측면 표면 상에 그 내부에 개구를 가지는 패턴 형성된(patterned) 절연층을 형성하는 단계를 더 포함하여, 상기 다수의 IC 칩 중 상기 제1IC 칩의 상기 제1전달 금속 리드가 상기 패턴 형성된 절연층의 상기 개구, 내부 부분적으로 노출되도록 하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 제1IC칩은 상기 커프 영역 내에 상기 제1전달 금속 리드와 상기 기판 사이에 배치되고 이들과 기계적으로 결합되어 있는 제2칩 금속층을 포함하고, 패턴 형성된 절연층을 형성하는 상기 단계는 상기 제2칩 금속층과 상기 패턴 형성된 절연층을 절연시키는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제18항에 있어서, 상기 방법은 상기 다수의 IC 칩의 각각의 기판의 일부를 제거하기 위하여 상기 모듈의 측면 표면을 선택적으로 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 방법은 상기 다수의 IC 칩의 각각의 전달 금속 리드를 노출시키기 위하여 상기 선택적으로 에칭된 측면 표면 상에 절연층을 증착하는 단계와 상기 절연층을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. 다수의 적층된(stacked) 직접 회로(IC) 칩을 포함하며, 상기 다수의 적층된 IC 칩 중 각각의 IC 칩은 지지층, 제1금속으로 구성된 제1칩 금속층 및 상기 제1금속으로 구성된 전달 금속 리드를 가지고, 상기 제1칩 금속층 및 상기 전달 금속 리드는 상기 지지층과 기계적으로 결합되어 있는 것을 특징으로 하는 전자 모듈.
  24. 제23항에 있어서, 상기 다수의 IC 칩 중 각각의 IC 칩은 연부 표면을 가지며, 상기 연부 표면은 적어도 부분적으로 상기 전달 모듈의 측면 표면을 형성하고, 상기 다수의 IC 칩 중 제1IC 칩의 상기 제1칩 금속 전달 금속 리드가 상기 측면 표면쪽으로 연장되어 있는 것을 특징으로 전자 모듈.
  25. 제24항에 있어서, 상기 전자 모듈은 상기 측면 표면에 개구를 가지고, 상기 개구는 그 내부에 노출된 상기 다수의 IC 칩 중 상기 제1IC 칩의 상기 제1전달 금속 리드를 가지며, 상기 제1IC 칩의 상기 제1칩 금속층은 상기 개구와 전기적으로 절연되는 것을 특징으로 하는 전자 모듈.
  26. 제24항에 있어서, 상기 제1전달 금속 리드는 상기 측면 표면상에서 노출되고, 상기 제1칩 금속층은 상기측면 표면과 절연되는 것을 특징으로 하는 전자 모듈
  27. 제23항에 있어서, 상기 다수의 IC 칩 중 제1IC 칩은 상기 제1칩 금속층의 위에 배치되고 상기 제1칩 금속층과 기계적으로 결합되어 제2칩 금속층을 포함하는 것을 특징으로 하는 전자 모듈.
  28. 제23항에 있어서, 상기 제1금속은 티타늄/알루미늄-구리 금속인 것을 특징으로 하는 전자 모듈.
  29. 제23항에 있어서, 상기 제1칩 금속층은 상기 전달 금속 리드와 동일 평면상에 있는 것을 특징으로 하는 전자 모듈.
  30. 제23항에 있어서, 각각의 IC 칩의 상기 지지층은 기판을 포함하고, 각각의 IC 칩의 각각의 제1칩 금속층은 상기 기판과 상기 전달 금속 리드 사이에 배치되고 이들과 기계적으로 결합되어 있는 것을 특징으로 하는 전자 모듈.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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