JPH0284815A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばＥＣＬ
　（エミッタ・カブッルド・ロジック）信号を受けて、
内部回路をＣＭＯＳレベルで動作させるようにしたゲー
トアレイに利用して有効な技術に関するものである。

〔従来の技術〕

ゲートアレイにおいては、ゲートを規則的正しく並べて
いる半導体チップを半導体メーカが用意し、これを使用
するユーザーがその仕様に基づいて半導体チップ上のゲ
ートの回路配線を行い、半導体メーカがその配線マスク
を作り所望の回路機能を持ったカスタムＬＳＩを作り上
げるものである。このようなゲートアレイに関しては、
例えば１９８５年１１月「電子技術１誌、頁３２〜頁３
９がある。

〔発明が解決しようとする課題〕

上記のようなゲートアレイ等にあっては、出力回路は比
較的大きな負荷を駆動できるようにする必要があり、そ
れに従い比較的大きな出力電流を流すようにされる。半
導体集積回路の出力端子には、出力信号の高速な立ち上
がりや立ち下がりに対して無視できないインダクタンス
成分を持ち、上記出力信号の変化時に電源供給ｖＡ（電
源電圧線と回路の接地線）に無視できないノイズを発生
させる。そのため、上記出力回路で発生するノイズが入
力回路に影響しないよう電源供給線を分離することが実
施されている。

しかしながら、低消費電力を図りつつ、高速化も実現す
るため、内部回路をバイポーラ型トランジスタと０Ｍ０
３回路を組み合わせたＢｉ−０Ｍ０５回路で構成し、外
部に対してはＥＣＬコンパチブルにしたゲートアレイを
開発するにあたり、入力バッファにおいては、ＥＣＬレ
ベルの入力信号を内部の０Ｍ０３回路用のレベルに変換
させるような機能が必要になった。この場合、入力バッ
ファは、第６図に示すように、実質的に入カスレッシュ
ホールドレベルを決定する差動回路ＥＣＬ及びレベル変
換回路ＬＶＣと、所望のファンアウト数を得るための出
力回路ＢＣＬとから構成され、上記出力回路ＢＣＬでは
信号の切り換え時に電源供給’ｆｔｐ’ＡＧＮＤ、ＶＥ
Ｒに比較的大きなノイズを発生させるものとなり、それ
が電源供給線ＧＮＤやＶＥＲを通して差動回路ＥＣＬ及
びレベル変換回路ＬＶＣに伝えられ、上記信号振幅の小
さなＥＣＬレベルを受ける入力部での動作マージンが十
分でないことが判明した。

この発明の目的は、動作マージンを大きくした入力バッ
ファを備えた半導体集積回路装置を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、レベル変換機能を持つ入力バッファにおいて
、実質的な入カスレッシュホールドレベルを決定する回
路部分と、それ以外の回路部分とで電源供給線を切り分
けて設ける。

〔作　用〕

上記した手段によれば、実質的な入カスレッシュホール
ドレベルを決定する回路部分の電源供給線に他の回路で
発生したノイズが伝えられないから動作マージンを大き
くできる。

〔実施例） 第１図には、この発明が適用されたゲートアレイの要部
一実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、単結晶シリコンのような１個の半導体基
板上において形成される。

入力バッファは、外部から供給されるＥＣＬレベルの入
力信号Ｄｉｎを受ける差動回路からなる入力回路ＥＣＬ
と、その出力信号を受けてＣＭＯＳレベルの信号りに変
換するレベル変換回路ＬＶＣと、レベル変換出力を受け
て内部ゲートに伝えられる入力信号Ｅを形成する出力回
路ＢＣＬから構成される。この出力回路ＢＣＬは、後述
するよな内部ゲートを構成する論理回路と同じ構成とさ
れ、入力バッファが所望のファンアウト数を持つように
するために設けられる。

内部ゲートは、後述するようなバイポーラ型トランジス
タと０Ｍ０３回路とを組み合わせた論理回路ＢＣＬから
なり、上記出力回路ＢＣＬと同じ構成にされる。

この実施例では、入力バッファにおける動作マージンを
確保するために、実質的な入カスレッシュホールドレベ
ルを決める上記差動回路ＥＣＬとレベル変換回路ＬＶＣ
を独立した接地線０ＮＤＩ及び電源電圧線ｖＥＥ１に接
続する。これに対して、上記出力回路ＢＣＬは、特に制
限されないが、内部ゲートと同じ接地線ＧＮＤ２及び電
源電圧線ＶＥＥ２に接続される。すなわち、この実施例
では、入力バッファを構成する回路でも、その機能や動
作に応じて、上記のように電源供給線を切り分けて設け
るものである。

第２図には、上記差動回路ＥＣＬの一実施例の具体的回
路図が示されている。

人力トランジスタＴ１のベースは、入力信号Ｄｉｎが供
給される外部端子に接続される。このトランジスタＴ１
と差動形態にされたトランジスタＴ２のベースには、基
準電圧ＶＢＢが供給される。

上記差動トランジスタＴＩとＴ２の共通エミッタには、
動作電流１ｏを流す定電流源が設けられる。

上記差動トランジスタＴＩとＴ２のコレクタには、負荷
抵抗Ｒ１とＲ２がそれぞれ設けられる。上記差動トラン
ジスタＴＩとＴ２のコレクタ出力は、トランジスタＴ３
．Ｔ４とエミッタ抵抗Ｒ３，Ｒ４からそれぞれ構成され
るエミッタフォロワ出力回路を通して反転出力信号ＤＯ
及び非反転出力信号ＤＯとして出力される。このような
差動回路ＥＣＬは、上記接地線ＧＮＤＩと電源電圧線■
ＥＥ１から動作電圧が供給される。

第３図には、上記レベル変換回路ＬＶＣの一実施例の具
体的回路図が示されている。同図において、Ｐチャンネ
ルＭＯ３ＦＥＴは、そのチャンネル（バックゲート）部
に矢印が付加されることによってＮチャンネルＭＯＳＦ
ＥＴと区別される。

このことは、以下に説明する第４図においても同様であ
る。

上記差動回路ＥＣＬの出力信号ＤＯとＤＯは、Ｐチャン
ネルＭＯ３ＦＥＴＱＩとＱ２のゲートに供給される。こ
れらのＰチャンネルＭＯ３ＦＥＴＱ１とＱ２のドレイン
には、電流ミラー形態にされたＮチャンネルＭＯ３ＦＥ
ＴＱ３とＱ４が設けられる。上記ＰチャンネルＭＯ３Ｆ
ＥＴＱ２とＮチャンネルＭＯ３ＦＥＴＱ４の共通化され
たドレインからＣＭＯＳレベルに変換された出力信号り
を得るものである。

この実施例回路のレベル変換動作は、以下の通りである
。

差動回路ＥＣＬの非反転出力信号ＤＯがハイレベルで、
反転の出力信号ＤＯがロウレベルのとき、Ｐチャンネル
ＭＯＳ　Ｆ　ＥＴＱ　１のコンダクタンスが小さく、Ｑ
２のコンダクタンスが大きくなる。

上記小さなコンダクタンスのＰチャンネルＭＯ３ＦＥＴ
Ｑ１から流れる電流に対応した電流を流すＮチャンネル
ＭＯ３ＦＥＴＱ３とＱ４も同様に小さなコンダクタンス
を持つようにされる。それ故、出力信号りは大きなコン
ダクタンスのＰチャンネルＭＯＳＦＥＴＱ２と小さなコ
ンダクタンスのＮチャンネルＭＯ３ＦＥＴＱ４とのコン
ダクタンス比に対応してはゾ回路の接地電位０ＮＤＩの
ようなハイレベルにされる。これに対して、差動回路Ｅ
ＣＬの非反転出力信号ＤＯがロウレベルで、反転の出力
信号ＤＯがハイレベルのとき、ＰチャンネルＭＯ３ＦＥ
ＴＱＩのコンダクタンスが大きく、Ｑ２のコンダクタン
スが小さくなる。上記大きなコンダクタンスのＰチャン
ネルＭＯ３ＦＥＴＱＩから流れる電流に対応した電流を
流すＮチャンネルＭＯＳＦＥＴＱ３とＱ４も同様に大き
なコンダクタンスを持つようにされる。それ故、出力信
号りは小さなコンダクタンスのＰチャンネルＭＯ３ＦＥ
ＴＱ２と大きなコンダクタンスのＮチャンネルＭＯ３Ｆ
ＥＴＱ４とのコンダクタンス比に対応してはゾ電源電圧
ＶＥＥ１のようなロウレベルにされる。上記のようなＭ
ＯＳＦＥＴの増幅作用によって、比較的小さな信号振幅
のＥＣＬレベルを動作電圧ＶＥＥＩのもとではｙ′フル
スイングするＣＭＯＳレベルの信号に変換できる。

第４図には、上記出力回路（内部ゲートの論理回路）の
一実施例の回路図が示されている。

この出力回路は、０Ｍ０３回路の出力部にバイポーラ型
トランジスタが設けられる。すなわち、ＰチャンネルＭ
Ｏ３ＦＥＴＱ５とＮチャンネルＭＯ３ＦＥＴＱ６からな
るＣＭＯＳイン八′−へ回路に対して、ＰチャンネルＭ
Ｏ３ＦＥＴＱ５のドレイン側に抵抗Ｒ５を挿入し、Ｎチ
ャンネルＭＯ３ＦＥＴＱ６のソース側に抵抗Ｒ６を挿入
する。そして、ＰチャンネルＭＯ３ＦＥＴＱ５のドレイ
ン出力を出力トランジスタＴ５のベースに供給し、Ｎチ
ャンネルＭＯ３ＦＥＴＱ６のソース出力を出力トランジ
スタＴ６のベースに供給する。上記トランジスタＴ５と
Ｔ６とをカスケード接続し、その接続点であるトランジ
スタＴ５のエミッタとトランジスタＴ６のコレクタを上
記ＰチャンネルＭＯ３ＦＥＴＱ６のドレインと接続させ
るとともに、そこから出力信号Ｅを得るものである。

例えば、上記レベル変換された入力信号りがロウレベル
で、ＰチャンネルＭＯ３ＦＥＴＱ５がオン状態になり、
出力トランジスタＴ５を通してハイレベルの出力信号Ｅ
を形成しているとする。この状態から、入力信号りをハ
イレベルに変化させると、ＰチャンネルＭＯ５ＦＥＴＱ
５がオフ状態に、ＮチャンネルＭＯＳＦＥＴＱ６がオン
状態になる。上記ＰチャンネルＭＯ３ＦＥＴＱ５のオフ
状態に応じてベース電流の供給が遮断されるからトラン
ジスタＴ５はオフ状態になる。上記ＮチャンネルＭＯ３
ＦＥＴＱ６のオン状態により、出力信号Ｅのハイレベル
をディスチャージさせる電流が抵抗Ｒ６に流れ、トラン
ジスタＴ６をオン状態にして、高速に出力信号Ｅのハイ
レベルをロウレベル側に引き抜き、最終的にはＮチャン
ネルＭＯ３ＦＥＴＱ６と抵抗Ｒ６を通して出力信号Ｅを
電源電圧ＶＥＥ２のようなロウレベルにする。

この出力回路ＢＣＬでは、出力電流をバイポーラ型トラ
ンジスタで形成するものであるため、０Ｍ０３回路等の
ように容量性負荷を高速に駆動することができる。

なお、内部ゲートを構成する論理回路ＢＣＬでは、０Ｍ
０３回路で論理ブロックを構成し、出力部に上記のよう
なカスケード接続された準コンプリメンタリプッシュプ
ル形態の出力トランジスタが設けられる。すなわち、ナ
ントゲート回路では、その入力数に応じて複数のＮチャ
ンネルＭＯ３ＦＥＴが直列形態に接続され、複数のＰチ
ャンネルＭＯＳ　Ｆ　ＥＴが並列形態に接続される。ノ
アゲート回路では、その入力数に応じて複数のＮチャン
ネルＭＯＳ　Ｆ　ＥＴが並列形態に接続され、複数のＰ
チャンネルＭＯ３ＦＥＴが直列形態に接続される。

第５図には、この発明に係る半導体集積回路装置のブロ
ック図が示されている。

半導体集積回路装置ＬＳＩの周辺には、入出カバソファ
が配置され、その内部に内部ゲートが配置される。

上記人出力バッファには、前記のような入力バッファと
出力バッファが設けられる。出カバソファは、図示しな
いが、前記のようなＣＭＯＳレベルの信号を差動回路等
に供給して、ＥＣＬレベルに変換し、エミッタフォロワ
形態の出力トランジスタを介して外部に送出させる出力
信号を形成する。

上記入力バッファのうち、実質的に入カスレッシュホー
ルドレベルを決める入力回路とレベル変換回路には、同
図に点線で示すような電源供給線ＧＮＤ　１とＶＥＥＩ
を配置し、その出力回路と内部ゲートには、電源供給線
ＧＮＤ２とＶＥＥ２を配置する。なお、出カバソファに
おける出力トランジスタには、特に制限されないが、上
記以外の電源供給線が設けられる。

以上のゲートアレイにおいては、大力バッファを構成す
る差動回路ＥＣＬは、その出力レベルが接地電位ＧＮＤ
　１を基準にして決められることから、上記接地電位Ｇ
ＮＤ　１に対応した点Ａに生じるノイズは、ノイズマー
ジンの低下及び誤動作の原因になる。また、ＥＣＬレベ
ルの信号をＣＭＯＳレベルの信号に変換するレベル変換
回路ＬＶＣは、上記のような比較的小さな信号振幅のレ
ベルを増幅するものであり、上記接地電位ＧＮＤｌに対
応した点Ｂに生じるノイズは、切り換え時のスイッチン
グ速度の低下及び動作マージンの低下の原因となる。そ
れ故、上記２つの回路ＥＣＬとＬｖＣとが実質的な入カ
スレッシュホールドレベルを決めるものであり、他の回
路からのノイズが伝えられることを防止する必要がある
。この実施例では、上記回路専用の電源供給線ＧＮＤＩ
とＶＥＥｌを設けるものであるため、他の回路からのノ
イズがのることが防止でき、結果として動作マージンの
向上を図ることができる。

これに対して、出力回路ＢＣＬは、前記のように電流駆
動能力が大きく、その入力側の回路であるレベル変換回
路ＬＶＣの約２０倍近い大きな電流供給能力を持つ。そ
れ故、信号の切り換え時に比較的大きなスイッチングノ
イズを電源供給線ＧＮＤ２やＶＥＥ２に発生させる。こ
のスイッチングノイズは、上記出力回路ＢＣＬのファン
アウト数に比例して大きくなり、ゲートアレイの性格上
比較的大きなファンアウト数になるから、上記出力回路
ＢＣＬでは大きなノイズを発生させる。

この出力回路ＢＣＬや内部ゲートを構成する論理回路Ｂ
ＣＬでは、その入出力の信号振幅は電源電圧ＶＥＥ２の
ように太き（、十分なレベルマージンを持つものである
。それ故、出力回路ＢＣＬと内部ゲートとを同じ電源供
給線ＧＮＤ２とＶＥＥ２により接続しも何等問題がない
。このような電源供給線の切り分けにより、上記出力回
路ＢＣＬで発生したノイズが差動回路ＥＣＬやレベル変
換回路ＬＶＣに伝えられことがなく、ＥＣＬレベルのよ
うに比較的小さな信号振幅の入力信号を受ける差動回路
ＥＣＬやレベル変換回路ＬＶＣでの動作マージンを確保
することができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１ルベル変換機能を持つ入力バッファにおいて、実質
的な入カスレッシュホールドレベルを決定する回路部分
と、それ以外の回路部分とで電源供給線を切り分けて設
けることにより、実質的な入カスレッシュホールドレベ
ルを決定する回路部分の電源供給線に他の回路で発生し
たノイズが伝えられないから動作マージンを大きくでき
るという効果が得られる。

（２）内部ゲートをＣＭＯＳ回路にバイポーラ型出力ト
ランジスタを加えた構成を採ることにより、高集積化と
低消費電力を図りつつ、高速化を実現した半導体集積回
路装置を得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部ゲートは
、０Ｍ０３回路から構成されてもよい。この場合、入力
バッファの出力回路もそれに合わせて０Ｍ０３回路にさ
れる。

また、ＴＴＬレベルの入力を取り込むための入力バッフ
ァとして、前記のようなＥＣＬ人カバカバッファ段にＴ
ＴＬ／ＥＣＬのレベル変換回路を設ける構成としてもよ
い。入力バッファの差動回路ＥＣＬで複数入力を受ける
論理を採る構成としてもよい。また、ＥＣＬレベルをＣ
ＭＯＳレベルに変換するためのレベル変換回路の具体的
構成は何であってもよい。このように、入力バッファに
おける入力部やレベル変換部及び出力部の具体的構成は
、入力される信号レベルや、内部回路の信号レベルに応
じて種々の実施形態を採ることができるものである。

この発明は、前記のようなレベル変換機能を備えた入力
バッファを具備するゲートアレイ等各種半導体集積回路
装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、レベル変換機能を持つ入力バッファにおい
て、実質的な入カスレッシュホールドレベルを決定する
回路部分と、それ以外の回路部分とで電源供給線を切り
分けて設けることにより、実質的な入カスレッシュホー
ルドレベルを決定する回路部分の電源供給線に他の回路
で発生したノイズが伝えられないから動作マージンを大
きくできる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す要部ブロック図・ 第２図は、その差動回路ＥＣＬの一実施例を示す具体的
回路図、 第３図は、そのレベル変換回路ＬＶＣの一実施例を示す
具体的回路図、 第４図は、その出力回路ＢＣＬの一実施例を示す具体的
回路図、 第５図は、この発明に係る半導体集積回路装置の電源供
給線の配置の一例を示すブロック図、第６図は、この発
明に先立って検討された入力バッファのブロック図であ
る。 ＬＳＩ・・半導体集積回路装置、ＥＣＬ・・差動回路、
ＬＶＣ・・レベル変換回路、ＢＣＬ・・出力回路（内部
論理ゲート）

Claims (1)

1. 【特許請求の範囲】 １、実質的な入力スレッシュホールドレベルを決定する
   回路部分と、それ以外の回路部分とで電源供給線がそれ
   ぞれ分離して設けられる入力バッファを具備することを
   特徴とする半導体集積回路装置。 ２、上記入力バッファは、外部端子から供給される比較
   的小さな信号振幅の入力信号を受ける入力部、その出力
   信号を受けて内部回路の比較的大きな信号振幅に変換す
   るレベル変換部及びレベル変換出力を受けて内部論理回
   路に伝えられる入力信号を形成する出力部からなり、上
   記実質的な入カスレッシュホールドレベルを決定する回
   路部分である入力部及びレベル変換部を第１の電源供給
   線に接続し、それ以外の回路部分である出力部を内部論
   理回路と同じ第２の電源供給線に接続するものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ３、上記入力バッファの入力部は、ＥＣＬ信号を受ける
   差動回路であり、レベル変換部はＥＣＬレベルをＣＭＯ
   Ｓレベルに変換する回路であり、出力部は内部論理回路
   と同じ構成のＢｉ−ＣＭＯＳ回路であることを特徴とす
   る特許請求の範囲第２項記載の半導体集積回路装置。