JPH0284815A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0284815A JPH0284815A JP63236089A JP23608988A JPH0284815A JP H0284815 A JPH0284815 A JP H0284815A JP 63236089 A JP63236089 A JP 63236089A JP 23608988 A JP23608988 A JP 23608988A JP H0284815 A JPH0284815 A JP H0284815A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 28
- 239000000872 buffer Substances 0.000 claims abstract description 25
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 abstract description 5
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- DRSFVGQMPYTGJY-GNSLJVCWSA-N Deprodone propionate Chemical compound C1CC2=CC(=O)C=C[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@@](C(C)=O)(OC(=O)CC)[C@@]1(C)C[C@@H]2O DRSFVGQMPYTGJY-GNSLJVCWSA-N 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えばECL
(エミッタ・カブッルド・ロジック)信号を受けて、
内部回路をCMOSレベルで動作させるようにしたゲー
トアレイに利用して有効な技術に関するものである。
(エミッタ・カブッルド・ロジック)信号を受けて、
内部回路をCMOSレベルで動作させるようにしたゲー
トアレイに利用して有効な技術に関するものである。
ゲートアレイにおいては、ゲートを規則的正しく並べて
いる半導体チップを半導体メーカが用意し、これを使用
するユーザーがその仕様に基づいて半導体チップ上のゲ
ートの回路配線を行い、半導体メーカがその配線マスク
を作り所望の回路機能を持ったカスタムLSIを作り上
げるものである。このようなゲートアレイに関しては、
例えば1985年11月「電子技術1誌、頁32〜頁3
9がある。
いる半導体チップを半導体メーカが用意し、これを使用
するユーザーがその仕様に基づいて半導体チップ上のゲ
ートの回路配線を行い、半導体メーカがその配線マスク
を作り所望の回路機能を持ったカスタムLSIを作り上
げるものである。このようなゲートアレイに関しては、
例えば1985年11月「電子技術1誌、頁32〜頁3
9がある。
上記のようなゲートアレイ等にあっては、出力回路は比
較的大きな負荷を駆動できるようにする必要があり、そ
れに従い比較的大きな出力電流を流すようにされる。半
導体集積回路の出力端子には、出力信号の高速な立ち上
がりや立ち下がりに対して無視できないインダクタンス
成分を持ち、上記出力信号の変化時に電源供給vA(電
源電圧線と回路の接地線)に無視できないノイズを発生
させる。そのため、上記出力回路で発生するノイズが入
力回路に影響しないよう電源供給線を分離することが実
施されている。
較的大きな負荷を駆動できるようにする必要があり、そ
れに従い比較的大きな出力電流を流すようにされる。半
導体集積回路の出力端子には、出力信号の高速な立ち上
がりや立ち下がりに対して無視できないインダクタンス
成分を持ち、上記出力信号の変化時に電源供給vA(電
源電圧線と回路の接地線)に無視できないノイズを発生
させる。そのため、上記出力回路で発生するノイズが入
力回路に影響しないよう電源供給線を分離することが実
施されている。
しかしながら、低消費電力を図りつつ、高速化も実現す
るため、内部回路をバイポーラ型トランジスタと0M0
3回路を組み合わせたBi−0M05回路で構成し、外
部に対してはECLコンパチブルにしたゲートアレイを
開発するにあたり、入力バッファにおいては、ECLレ
ベルの入力信号を内部の0M03回路用のレベルに変換
させるような機能が必要になった。この場合、入力バッ
ファは、第6図に示すように、実質的に入カスレッシュ
ホールドレベルを決定する差動回路ECL及びレベル変
換回路LVCと、所望のファンアウト数を得るための出
力回路BCLとから構成され、上記出力回路BCLでは
信号の切り換え時に電源供給’ftp’AGND、VE
Rに比較的大きなノイズを発生させるものとなり、それ
が電源供給線GNDやVERを通して差動回路ECL及
びレベル変換回路LVCに伝えられ、上記信号振幅の小
さなECLレベルを受ける入力部での動作マージンが十
分でないことが判明した。
るため、内部回路をバイポーラ型トランジスタと0M0
3回路を組み合わせたBi−0M05回路で構成し、外
部に対してはECLコンパチブルにしたゲートアレイを
開発するにあたり、入力バッファにおいては、ECLレ
ベルの入力信号を内部の0M03回路用のレベルに変換
させるような機能が必要になった。この場合、入力バッ
ファは、第6図に示すように、実質的に入カスレッシュ
ホールドレベルを決定する差動回路ECL及びレベル変
換回路LVCと、所望のファンアウト数を得るための出
力回路BCLとから構成され、上記出力回路BCLでは
信号の切り換え時に電源供給’ftp’AGND、VE
Rに比較的大きなノイズを発生させるものとなり、それ
が電源供給線GNDやVERを通して差動回路ECL及
びレベル変換回路LVCに伝えられ、上記信号振幅の小
さなECLレベルを受ける入力部での動作マージンが十
分でないことが判明した。
この発明の目的は、動作マージンを大きくした入力バッ
ファを備えた半導体集積回路装置を提供することにある
。
ファを備えた半導体集積回路装置を提供することにある
。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、レベル変換機能を持つ入力バッファにおいて
、実質的な入カスレッシュホールドレベルを決定する回
路部分と、それ以外の回路部分とで電源供給線を切り分
けて設ける。
、実質的な入カスレッシュホールドレベルを決定する回
路部分と、それ以外の回路部分とで電源供給線を切り分
けて設ける。
上記した手段によれば、実質的な入カスレッシュホール
ドレベルを決定する回路部分の電源供給線に他の回路で
発生したノイズが伝えられないから動作マージンを大き
くできる。
ドレベルを決定する回路部分の電源供給線に他の回路で
発生したノイズが伝えられないから動作マージンを大き
くできる。
〔実施例)
第1図には、この発明が適用されたゲートアレイの要部
一実施例のブロック図が示されている。
一実施例のブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、単結晶シリコンのような1個の半導体基
板上において形成される。
技術によって、単結晶シリコンのような1個の半導体基
板上において形成される。
入力バッファは、外部から供給されるECLレベルの入
力信号Dinを受ける差動回路からなる入力回路ECL
と、その出力信号を受けてCMOSレベルの信号りに変
換するレベル変換回路LVCと、レベル変換出力を受け
て内部ゲートに伝えられる入力信号Eを形成する出力回
路BCLから構成される。この出力回路BCLは、後述
するよな内部ゲートを構成する論理回路と同じ構成とさ
れ、入力バッファが所望のファンアウト数を持つように
するために設けられる。
力信号Dinを受ける差動回路からなる入力回路ECL
と、その出力信号を受けてCMOSレベルの信号りに変
換するレベル変換回路LVCと、レベル変換出力を受け
て内部ゲートに伝えられる入力信号Eを形成する出力回
路BCLから構成される。この出力回路BCLは、後述
するよな内部ゲートを構成する論理回路と同じ構成とさ
れ、入力バッファが所望のファンアウト数を持つように
するために設けられる。
内部ゲートは、後述するようなバイポーラ型トランジス
タと0M03回路とを組み合わせた論理回路BCLから
なり、上記出力回路BCLと同じ構成にされる。
タと0M03回路とを組み合わせた論理回路BCLから
なり、上記出力回路BCLと同じ構成にされる。
この実施例では、入力バッファにおける動作マージンを
確保するために、実質的な入カスレッシュホールドレベ
ルを決める上記差動回路ECLとレベル変換回路LVC
を独立した接地線0NDI及び電源電圧線vEE1に接
続する。これに対して、上記出力回路BCLは、特に制
限されないが、内部ゲートと同じ接地線GND2及び電
源電圧線VEE2に接続される。すなわち、この実施例
では、入力バッファを構成する回路でも、その機能や動
作に応じて、上記のように電源供給線を切り分けて設け
るものである。
確保するために、実質的な入カスレッシュホールドレベ
ルを決める上記差動回路ECLとレベル変換回路LVC
を独立した接地線0NDI及び電源電圧線vEE1に接
続する。これに対して、上記出力回路BCLは、特に制
限されないが、内部ゲートと同じ接地線GND2及び電
源電圧線VEE2に接続される。すなわち、この実施例
では、入力バッファを構成する回路でも、その機能や動
作に応じて、上記のように電源供給線を切り分けて設け
るものである。
第2図には、上記差動回路ECLの一実施例の具体的回
路図が示されている。
路図が示されている。
人力トランジスタT1のベースは、入力信号Dinが供
給される外部端子に接続される。このトランジスタT1
と差動形態にされたトランジスタT2のベースには、基
準電圧VBBが供給される。
給される外部端子に接続される。このトランジスタT1
と差動形態にされたトランジスタT2のベースには、基
準電圧VBBが供給される。
上記差動トランジスタTIとT2の共通エミッタには、
動作電流1oを流す定電流源が設けられる。
動作電流1oを流す定電流源が設けられる。
上記差動トランジスタTIとT2のコレクタには、負荷
抵抗R1とR2がそれぞれ設けられる。上記差動トラン
ジスタTIとT2のコレクタ出力は、トランジスタT3
.T4とエミッタ抵抗R3,R4からそれぞれ構成され
るエミッタフォロワ出力回路を通して反転出力信号DO
及び非反転出力信号DOとして出力される。このような
差動回路ECLは、上記接地線GNDIと電源電圧線■
EE1から動作電圧が供給される。
抵抗R1とR2がそれぞれ設けられる。上記差動トラン
ジスタTIとT2のコレクタ出力は、トランジスタT3
.T4とエミッタ抵抗R3,R4からそれぞれ構成され
るエミッタフォロワ出力回路を通して反転出力信号DO
及び非反転出力信号DOとして出力される。このような
差動回路ECLは、上記接地線GNDIと電源電圧線■
EE1から動作電圧が供給される。
第3図には、上記レベル変換回路LVCの一実施例の具
体的回路図が示されている。同図において、Pチャンネ
ルMO3FETは、そのチャンネル(バックゲート)部
に矢印が付加されることによってNチャンネルMOSF
ETと区別される。
体的回路図が示されている。同図において、Pチャンネ
ルMO3FETは、そのチャンネル(バックゲート)部
に矢印が付加されることによってNチャンネルMOSF
ETと区別される。
このことは、以下に説明する第4図においても同様であ
る。
る。
上記差動回路ECLの出力信号DOとDOは、Pチャン
ネルMO3FETQIとQ2のゲートに供給される。こ
れらのPチャンネルMO3FETQ1とQ2のドレイン
には、電流ミラー形態にされたNチャンネルMO3FE
TQ3とQ4が設けられる。上記PチャンネルMO3F
ETQ2とNチャンネルMO3FETQ4の共通化され
たドレインからCMOSレベルに変換された出力信号り
を得るものである。
ネルMO3FETQIとQ2のゲートに供給される。こ
れらのPチャンネルMO3FETQ1とQ2のドレイン
には、電流ミラー形態にされたNチャンネルMO3FE
TQ3とQ4が設けられる。上記PチャンネルMO3F
ETQ2とNチャンネルMO3FETQ4の共通化され
たドレインからCMOSレベルに変換された出力信号り
を得るものである。
この実施例回路のレベル変換動作は、以下の通りである
。
。
差動回路ECLの非反転出力信号DOがハイレベルで、
反転の出力信号DOがロウレベルのとき、Pチャンネル
MOS F ETQ 1のコンダクタンスが小さく、Q
2のコンダクタンスが大きくなる。
反転の出力信号DOがロウレベルのとき、Pチャンネル
MOS F ETQ 1のコンダクタンスが小さく、Q
2のコンダクタンスが大きくなる。
上記小さなコンダクタンスのPチャンネルMO3FET
Q1から流れる電流に対応した電流を流すNチャンネル
MO3FETQ3とQ4も同様に小さなコンダクタンス
を持つようにされる。それ故、出力信号りは大きなコン
ダクタンスのPチャンネルMOSFETQ2と小さなコ
ンダクタンスのNチャンネルMO3FETQ4とのコン
ダクタンス比に対応してはゾ回路の接地電位0NDIの
ようなハイレベルにされる。これに対して、差動回路E
CLの非反転出力信号DOがロウレベルで、反転の出力
信号DOがハイレベルのとき、PチャンネルMO3FE
TQIのコンダクタンスが大きく、Q2のコンダクタン
スが小さくなる。上記大きなコンダクタンスのPチャン
ネルMO3FETQIから流れる電流に対応した電流を
流すNチャンネルMOSFETQ3とQ4も同様に大き
なコンダクタンスを持つようにされる。それ故、出力信
号りは小さなコンダクタンスのPチャンネルMO3FE
TQ2と大きなコンダクタンスのNチャンネルMO3F
ETQ4とのコンダクタンス比に対応してはゾ電源電圧
VEE1のようなロウレベルにされる。上記のようなM
OSFETの増幅作用によって、比較的小さな信号振幅
のECLレベルを動作電圧VEEIのもとではy′フル
スイングするCMOSレベルの信号に変換できる。
Q1から流れる電流に対応した電流を流すNチャンネル
MO3FETQ3とQ4も同様に小さなコンダクタンス
を持つようにされる。それ故、出力信号りは大きなコン
ダクタンスのPチャンネルMOSFETQ2と小さなコ
ンダクタンスのNチャンネルMO3FETQ4とのコン
ダクタンス比に対応してはゾ回路の接地電位0NDIの
ようなハイレベルにされる。これに対して、差動回路E
CLの非反転出力信号DOがロウレベルで、反転の出力
信号DOがハイレベルのとき、PチャンネルMO3FE
TQIのコンダクタンスが大きく、Q2のコンダクタン
スが小さくなる。上記大きなコンダクタンスのPチャン
ネルMO3FETQIから流れる電流に対応した電流を
流すNチャンネルMOSFETQ3とQ4も同様に大き
なコンダクタンスを持つようにされる。それ故、出力信
号りは小さなコンダクタンスのPチャンネルMO3FE
TQ2と大きなコンダクタンスのNチャンネルMO3F
ETQ4とのコンダクタンス比に対応してはゾ電源電圧
VEE1のようなロウレベルにされる。上記のようなM
OSFETの増幅作用によって、比較的小さな信号振幅
のECLレベルを動作電圧VEEIのもとではy′フル
スイングするCMOSレベルの信号に変換できる。
第4図には、上記出力回路(内部ゲートの論理回路)の
一実施例の回路図が示されている。
一実施例の回路図が示されている。
この出力回路は、0M03回路の出力部にバイポーラ型
トランジスタが設けられる。すなわち、PチャンネルM
O3FETQ5とNチャンネルMO3FETQ6からな
るCMOSイン八′−へ回路に対して、PチャンネルM
O3FETQ5のドレイン側に抵抗R5を挿入し、Nチ
ャンネルMO3FETQ6のソース側に抵抗R6を挿入
する。そして、PチャンネルMO3FETQ5のドレイ
ン出力を出力トランジスタT5のベースに供給し、Nチ
ャンネルMO3FETQ6のソース出力を出力トランジ
スタT6のベースに供給する。上記トランジスタT5と
T6とをカスケード接続し、その接続点であるトランジ
スタT5のエミッタとトランジスタT6のコレクタを上
記PチャンネルMO3FETQ6のドレインと接続させ
るとともに、そこから出力信号Eを得るものである。
トランジスタが設けられる。すなわち、PチャンネルM
O3FETQ5とNチャンネルMO3FETQ6からな
るCMOSイン八′−へ回路に対して、PチャンネルM
O3FETQ5のドレイン側に抵抗R5を挿入し、Nチ
ャンネルMO3FETQ6のソース側に抵抗R6を挿入
する。そして、PチャンネルMO3FETQ5のドレイ
ン出力を出力トランジスタT5のベースに供給し、Nチ
ャンネルMO3FETQ6のソース出力を出力トランジ
スタT6のベースに供給する。上記トランジスタT5と
T6とをカスケード接続し、その接続点であるトランジ
スタT5のエミッタとトランジスタT6のコレクタを上
記PチャンネルMO3FETQ6のドレインと接続させ
るとともに、そこから出力信号Eを得るものである。
例えば、上記レベル変換された入力信号りがロウレベル
で、PチャンネルMO3FETQ5がオン状態になり、
出力トランジスタT5を通してハイレベルの出力信号E
を形成しているとする。この状態から、入力信号りをハ
イレベルに変化させると、PチャンネルMO5FETQ
5がオフ状態に、NチャンネルMOSFETQ6がオン
状態になる。上記PチャンネルMO3FETQ5のオフ
状態に応じてベース電流の供給が遮断されるからトラン
ジスタT5はオフ状態になる。上記NチャンネルMO3
FETQ6のオン状態により、出力信号Eのハイレベル
をディスチャージさせる電流が抵抗R6に流れ、トラン
ジスタT6をオン状態にして、高速に出力信号Eのハイ
レベルをロウレベル側に引き抜き、最終的にはNチャン
ネルMO3FETQ6と抵抗R6を通して出力信号Eを
電源電圧VEE2のようなロウレベルにする。
で、PチャンネルMO3FETQ5がオン状態になり、
出力トランジスタT5を通してハイレベルの出力信号E
を形成しているとする。この状態から、入力信号りをハ
イレベルに変化させると、PチャンネルMO5FETQ
5がオフ状態に、NチャンネルMOSFETQ6がオン
状態になる。上記PチャンネルMO3FETQ5のオフ
状態に応じてベース電流の供給が遮断されるからトラン
ジスタT5はオフ状態になる。上記NチャンネルMO3
FETQ6のオン状態により、出力信号Eのハイレベル
をディスチャージさせる電流が抵抗R6に流れ、トラン
ジスタT6をオン状態にして、高速に出力信号Eのハイ
レベルをロウレベル側に引き抜き、最終的にはNチャン
ネルMO3FETQ6と抵抗R6を通して出力信号Eを
電源電圧VEE2のようなロウレベルにする。
この出力回路BCLでは、出力電流をバイポーラ型トラ
ンジスタで形成するものであるため、0M03回路等の
ように容量性負荷を高速に駆動することができる。
ンジスタで形成するものであるため、0M03回路等の
ように容量性負荷を高速に駆動することができる。
なお、内部ゲートを構成する論理回路BCLでは、0M
03回路で論理ブロックを構成し、出力部に上記のよう
なカスケード接続された準コンプリメンタリプッシュプ
ル形態の出力トランジスタが設けられる。すなわち、ナ
ントゲート回路では、その入力数に応じて複数のNチャ
ンネルMO3FETが直列形態に接続され、複数のPチ
ャンネルMOS F ETが並列形態に接続される。ノ
アゲート回路では、その入力数に応じて複数のNチャン
ネルMOS F ETが並列形態に接続され、複数のP
チャンネルMO3FETが直列形態に接続される。
03回路で論理ブロックを構成し、出力部に上記のよう
なカスケード接続された準コンプリメンタリプッシュプ
ル形態の出力トランジスタが設けられる。すなわち、ナ
ントゲート回路では、その入力数に応じて複数のNチャ
ンネルMO3FETが直列形態に接続され、複数のPチ
ャンネルMOS F ETが並列形態に接続される。ノ
アゲート回路では、その入力数に応じて複数のNチャン
ネルMOS F ETが並列形態に接続され、複数のP
チャンネルMO3FETが直列形態に接続される。
第5図には、この発明に係る半導体集積回路装置のブロ
ック図が示されている。
ック図が示されている。
半導体集積回路装置LSIの周辺には、入出カバソファ
が配置され、その内部に内部ゲートが配置される。
が配置され、その内部に内部ゲートが配置される。
上記人出力バッファには、前記のような入力バッファと
出力バッファが設けられる。出カバソファは、図示しな
いが、前記のようなCMOSレベルの信号を差動回路等
に供給して、ECLレベルに変換し、エミッタフォロワ
形態の出力トランジスタを介して外部に送出させる出力
信号を形成する。
出力バッファが設けられる。出カバソファは、図示しな
いが、前記のようなCMOSレベルの信号を差動回路等
に供給して、ECLレベルに変換し、エミッタフォロワ
形態の出力トランジスタを介して外部に送出させる出力
信号を形成する。
上記入力バッファのうち、実質的に入カスレッシュホー
ルドレベルを決める入力回路とレベル変換回路には、同
図に点線で示すような電源供給線GND 1とVEEI
を配置し、その出力回路と内部ゲートには、電源供給線
GND2とVEE2を配置する。なお、出カバソファに
おける出力トランジスタには、特に制限されないが、上
記以外の電源供給線が設けられる。
ルドレベルを決める入力回路とレベル変換回路には、同
図に点線で示すような電源供給線GND 1とVEEI
を配置し、その出力回路と内部ゲートには、電源供給線
GND2とVEE2を配置する。なお、出カバソファに
おける出力トランジスタには、特に制限されないが、上
記以外の電源供給線が設けられる。
以上のゲートアレイにおいては、大力バッファを構成す
る差動回路ECLは、その出力レベルが接地電位GND
1を基準にして決められることから、上記接地電位G
ND 1に対応した点Aに生じるノイズは、ノイズマー
ジンの低下及び誤動作の原因になる。また、ECLレベ
ルの信号をCMOSレベルの信号に変換するレベル変換
回路LVCは、上記のような比較的小さな信号振幅のレ
ベルを増幅するものであり、上記接地電位GNDlに対
応した点Bに生じるノイズは、切り換え時のスイッチン
グ速度の低下及び動作マージンの低下の原因となる。そ
れ故、上記2つの回路ECLとLvCとが実質的な入カ
スレッシュホールドレベルを決めるものであり、他の回
路からのノイズが伝えられることを防止する必要がある
。この実施例では、上記回路専用の電源供給線GNDI
とVEElを設けるものであるため、他の回路からのノ
イズがのることが防止でき、結果として動作マージンの
向上を図ることができる。
る差動回路ECLは、その出力レベルが接地電位GND
1を基準にして決められることから、上記接地電位G
ND 1に対応した点Aに生じるノイズは、ノイズマー
ジンの低下及び誤動作の原因になる。また、ECLレベ
ルの信号をCMOSレベルの信号に変換するレベル変換
回路LVCは、上記のような比較的小さな信号振幅のレ
ベルを増幅するものであり、上記接地電位GNDlに対
応した点Bに生じるノイズは、切り換え時のスイッチン
グ速度の低下及び動作マージンの低下の原因となる。そ
れ故、上記2つの回路ECLとLvCとが実質的な入カ
スレッシュホールドレベルを決めるものであり、他の回
路からのノイズが伝えられることを防止する必要がある
。この実施例では、上記回路専用の電源供給線GNDI
とVEElを設けるものであるため、他の回路からのノ
イズがのることが防止でき、結果として動作マージンの
向上を図ることができる。
これに対して、出力回路BCLは、前記のように電流駆
動能力が大きく、その入力側の回路であるレベル変換回
路LVCの約20倍近い大きな電流供給能力を持つ。そ
れ故、信号の切り換え時に比較的大きなスイッチングノ
イズを電源供給線GND2やVEE2に発生させる。こ
のスイッチングノイズは、上記出力回路BCLのファン
アウト数に比例して大きくなり、ゲートアレイの性格上
比較的大きなファンアウト数になるから、上記出力回路
BCLでは大きなノイズを発生させる。
動能力が大きく、その入力側の回路であるレベル変換回
路LVCの約20倍近い大きな電流供給能力を持つ。そ
れ故、信号の切り換え時に比較的大きなスイッチングノ
イズを電源供給線GND2やVEE2に発生させる。こ
のスイッチングノイズは、上記出力回路BCLのファン
アウト数に比例して大きくなり、ゲートアレイの性格上
比較的大きなファンアウト数になるから、上記出力回路
BCLでは大きなノイズを発生させる。
この出力回路BCLや内部ゲートを構成する論理回路B
CLでは、その入出力の信号振幅は電源電圧VEE2の
ように太き(、十分なレベルマージンを持つものである
。それ故、出力回路BCLと内部ゲートとを同じ電源供
給線GND2とVEE2により接続しも何等問題がない
。このような電源供給線の切り分けにより、上記出力回
路BCLで発生したノイズが差動回路ECLやレベル変
換回路LVCに伝えられことがなく、ECLレベルのよ
うに比較的小さな信号振幅の入力信号を受ける差動回路
ECLやレベル変換回路LVCでの動作マージンを確保
することができる。
CLでは、その入出力の信号振幅は電源電圧VEE2の
ように太き(、十分なレベルマージンを持つものである
。それ故、出力回路BCLと内部ゲートとを同じ電源供
給線GND2とVEE2により接続しも何等問題がない
。このような電源供給線の切り分けにより、上記出力回
路BCLで発生したノイズが差動回路ECLやレベル変
換回路LVCに伝えられことがなく、ECLレベルのよ
うに比較的小さな信号振幅の入力信号を受ける差動回路
ECLやレベル変換回路LVCでの動作マージンを確保
することができる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 (1ルベル変換機能を持つ入力バッファにおいて、実質
的な入カスレッシュホールドレベルを決定する回路部分
と、それ以外の回路部分とで電源供給線を切り分けて設
けることにより、実質的な入カスレッシュホールドレベ
ルを決定する回路部分の電源供給線に他の回路で発生し
たノイズが伝えられないから動作マージンを大きくでき
るという効果が得られる。
る。すなわち、 (1ルベル変換機能を持つ入力バッファにおいて、実質
的な入カスレッシュホールドレベルを決定する回路部分
と、それ以外の回路部分とで電源供給線を切り分けて設
けることにより、実質的な入カスレッシュホールドレベ
ルを決定する回路部分の電源供給線に他の回路で発生し
たノイズが伝えられないから動作マージンを大きくでき
るという効果が得られる。
(2)内部ゲートをCMOS回路にバイポーラ型出力ト
ランジスタを加えた構成を採ることにより、高集積化と
低消費電力を図りつつ、高速化を実現した半導体集積回
路装置を得ることができるという効果が得られる。
ランジスタを加えた構成を採ることにより、高集積化と
低消費電力を図りつつ、高速化を実現した半導体集積回
路装置を得ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部ゲートは
、0M03回路から構成されてもよい。この場合、入力
バッファの出力回路もそれに合わせて0M03回路にさ
れる。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部ゲートは
、0M03回路から構成されてもよい。この場合、入力
バッファの出力回路もそれに合わせて0M03回路にさ
れる。
また、TTLレベルの入力を取り込むための入力バッフ
ァとして、前記のようなECL人カバカバッファ段にT
TL/ECLのレベル変換回路を設ける構成としてもよ
い。入力バッファの差動回路ECLで複数入力を受ける
論理を採る構成としてもよい。また、ECLレベルをC
MOSレベルに変換するためのレベル変換回路の具体的
構成は何であってもよい。このように、入力バッファに
おける入力部やレベル変換部及び出力部の具体的構成は
、入力される信号レベルや、内部回路の信号レベルに応
じて種々の実施形態を採ることができるものである。
ァとして、前記のようなECL人カバカバッファ段にT
TL/ECLのレベル変換回路を設ける構成としてもよ
い。入力バッファの差動回路ECLで複数入力を受ける
論理を採る構成としてもよい。また、ECLレベルをC
MOSレベルに変換するためのレベル変換回路の具体的
構成は何であってもよい。このように、入力バッファに
おける入力部やレベル変換部及び出力部の具体的構成は
、入力される信号レベルや、内部回路の信号レベルに応
じて種々の実施形態を採ることができるものである。
この発明は、前記のようなレベル変換機能を備えた入力
バッファを具備するゲートアレイ等各種半導体集積回路
装置に広く利用できる。
バッファを具備するゲートアレイ等各種半導体集積回路
装置に広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、レベル変換機能を持つ入力バッファにおい
て、実質的な入カスレッシュホールドレベルを決定する
回路部分と、それ以外の回路部分とで電源供給線を切り
分けて設けることにより、実質的な入カスレッシュホー
ルドレベルを決定する回路部分の電源供給線に他の回路
で発生したノイズが伝えられないから動作マージンを大
きくできる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、レベル変換機能を持つ入力バッファにおい
て、実質的な入カスレッシュホールドレベルを決定する
回路部分と、それ以外の回路部分とで電源供給線を切り
分けて設けることにより、実質的な入カスレッシュホー
ルドレベルを決定する回路部分の電源供給線に他の回路
で発生したノイズが伝えられないから動作マージンを大
きくできる。
第1図は、この発明の一実施例を示す要部ブロック図・
第2図は、その差動回路ECLの一実施例を示す具体的
回路図、 第3図は、そのレベル変換回路LVCの一実施例を示す
具体的回路図、 第4図は、その出力回路BCLの一実施例を示す具体的
回路図、 第5図は、この発明に係る半導体集積回路装置の電源供
給線の配置の一例を示すブロック図、第6図は、この発
明に先立って検討された入力バッファのブロック図であ
る。 LSI・・半導体集積回路装置、ECL・・差動回路、
LVC・・レベル変換回路、BCL・・出力回路(内部
論理ゲート)
回路図、 第3図は、そのレベル変換回路LVCの一実施例を示す
具体的回路図、 第4図は、その出力回路BCLの一実施例を示す具体的
回路図、 第5図は、この発明に係る半導体集積回路装置の電源供
給線の配置の一例を示すブロック図、第6図は、この発
明に先立って検討された入力バッファのブロック図であ
る。 LSI・・半導体集積回路装置、ECL・・差動回路、
LVC・・レベル変換回路、BCL・・出力回路(内部
論理ゲート)
Claims (1)
- 【特許請求の範囲】 1、実質的な入力スレッシュホールドレベルを決定する
回路部分と、それ以外の回路部分とで電源供給線がそれ
ぞれ分離して設けられる入力バッファを具備することを
特徴とする半導体集積回路装置。 2、上記入力バッファは、外部端子から供給される比較
的小さな信号振幅の入力信号を受ける入力部、その出力
信号を受けて内部回路の比較的大きな信号振幅に変換す
るレベル変換部及びレベル変換出力を受けて内部論理回
路に伝えられる入力信号を形成する出力部からなり、上
記実質的な入カスレッシュホールドレベルを決定する回
路部分である入力部及びレベル変換部を第1の電源供給
線に接続し、それ以外の回路部分である出力部を内部論
理回路と同じ第2の電源供給線に接続するものであるこ
とを特徴とする特許請求の範囲第1項記載の半導体集積
回路装置。 3、上記入力バッファの入力部は、ECL信号を受ける
差動回路であり、レベル変換部はECLレベルをCMO
Sレベルに変換する回路であり、出力部は内部論理回路
と同じ構成のBi−CMOS回路であることを特徴とす
る特許請求の範囲第2項記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236089A JPH0284815A (ja) | 1988-09-20 | 1988-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236089A JPH0284815A (ja) | 1988-09-20 | 1988-09-20 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0284815A true JPH0284815A (ja) | 1990-03-26 |
Family
ID=16995559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63236089A Pending JPH0284815A (ja) | 1988-09-20 | 1988-09-20 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0284815A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0289345A (ja) * | 1988-09-27 | 1990-03-29 | Seiko Epson Corp | ゲートアレイ装置 |
JPH05218203A (ja) * | 1991-11-20 | 1993-08-27 | Nec Corp | 半導体集積回路装置 |
JPH05259869A (ja) * | 1992-03-13 | 1993-10-08 | Mitsubishi Electric Corp | 入出力回路 |
JPH06140607A (ja) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
JP2009010980A (ja) * | 2008-08-18 | 2009-01-15 | Renesas Technology Corp | 半導体集積回路 |
-
1988
- 1988-09-20 JP JP63236089A patent/JPH0284815A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0289345A (ja) * | 1988-09-27 | 1990-03-29 | Seiko Epson Corp | ゲートアレイ装置 |
JPH05218203A (ja) * | 1991-11-20 | 1993-08-27 | Nec Corp | 半導体集積回路装置 |
JPH05259869A (ja) * | 1992-03-13 | 1993-10-08 | Mitsubishi Electric Corp | 入出力回路 |
JPH06140607A (ja) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
US6842045B2 (en) | 2000-05-19 | 2005-01-11 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
US6859917B2 (en) | 2000-05-19 | 2005-02-22 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
JP2009010980A (ja) * | 2008-08-18 | 2009-01-15 | Renesas Technology Corp | 半導体集積回路 |
JP4602443B2 (ja) * | 2008-08-18 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
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