JPH06140607A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH06140607A
JPH06140607A JP4289968A JP28996892A JPH06140607A JP H06140607 A JPH06140607 A JP H06140607A JP 4289968 A JP4289968 A JP 4289968A JP 28996892 A JP28996892 A JP 28996892A JP H06140607 A JPH06140607 A JP H06140607A
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region
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Hideki Taniguchi
秀樹 谷口
Masahiro Suzuki
正博 鈴木
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Abstract

(57)【要約】 【目的】 異なる複数の電源電位を任意に選択できる半
導体集積回路を得る。 【構成】 第１半導体領域３及び第２半導体領域４は、
いずれも間隙１４により互いに分離された多数の配列を
成している。そして第２半導体領域４の上方にはそれぞ
れ電位Ｖ１，Ｖ２を供給する電源配線７，６が敷設され
ている。各セルは互いに異なるウエルにおいて形成され
ることになり、互いに異なる電源電位を要求することが
できる。第２半導体領域４は、コンタクト７１，６１を
採ることによって電源配線７，６のいずれかと接続され
る。 【効果】 スライス工程において複数の配線のいずれか
を選択して接続することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路、特
にマスタスライス方式であって複数の電源電圧が要求さ
れる半導体集積回路に関するものである。
【０００２】
【従来の技術】図７は従来のマスタスライス方式の半導
体集積回路のチップ構成を示す平面図である。また図８
は一つのセルの近傍の構成を示した平面図であり、図７
の領域Ｘを拡大したものである。内部領域５についての
入出力を行う入出力回路を形成するセルを配置するた
め、内部領域５の周囲には第１導電形の第１半導体領域
３及び第２導電形の第２半導体領域４が形成されてい
る。入出力パッド１は金属配線２を介して入出力回路に
接続される。第１半導体領域３及び第２半導体領域４の
上方には、それぞれ電源配線７，８が敷設されている。
簡単のため、図８においては金属配線２が第１半導体領
域３及び第２半導体領域４にどのように接続されるかに
ついての詳細を省いている。
【０００３】図９はセルの一部の断面図であり、図１０
はセルの配列の一部の断面斜視図である。第１半導体領
域３及び第２半導体領域４は共通の基板１５においてウ
エルとして形成されており、例えば第１半導体領域３及
び第２半導体領域４のそれぞれには第２導電型ＭＯＳト
ランジスタ及び第１導電型ＭＯＳトランジスタが形成さ
れる。そしてセルにおいてこれら２種のＭＯＳトランジ
スタによってインバータ回路が構成され、セルは入出力
回路として動作する。
【０００４】第１半導体領域３に形成されたＭＯＳトラ
ンジスタはゲート電極１０や、第２導電型のソース・ド
レイン拡散領域１２ａの他、バックゲート電圧印加のた
めに第１導電型の拡散領域１２ｂも有している。同様に
して第２半導体領域４に形成されたＭＯＳトランジスタ
はゲート電極９や、第１導電型のソース・ドレイン拡散
領域１１ａの他、バックゲート電圧印加のために第２導
電型の拡散領域１１ｂも有している。これらは簡単のた
めに図７乃至図８には示されていない。
【０００５】マスタスライス方式の半導体集積回路装置
ではトランジスタの形成までがマスタ工程として形成さ
れ、コンタクト、配線層、スルーホールといったスライ
ス工程によりＬＳＩが実現される。つまりマスタ構造を
得た後で、スライス工程において所定のデータに従っ
て、図８において例示されるセルがマスタ構造上に並べ
て配置され、図７に示されるようなＬＳＩが完成する。
【０００６】
【発明が解決しようとする課題】従来のマスタスライス
方式ＬＳＩは以上のように構成されており、図９に示さ
れるように第２半導体領域４には第２導電型の拡散領域
（バックゲート電位印加用）１１ｂを介して電位Ｖ１
が、第１半導体領域３には第１導電型の拡散領域（バッ
クゲート電位印加用）１２ｂを介して電位ＧＮＤ（接地
電位）が、それぞれ与えられる。
【０００７】一方、セルが異なってもセルが配置される
ウエルは共通している。よって、異なるセルに対して異
なる電源電位が要求される場合でも、第１半導体領域３
及び第２半導体領域４に与えうる電位がそれぞれ一つに
限定されるため、異なる複数の電源電位を供給するとこ
れらの電位が短絡するという問題点があった。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、スライス工程において、異なる
複数の電源電位を任意に選択できる半導体集積回路を得
ることを目的としている。
【０００９】
【課題を解決するための手段】この発明にかかる半導体
集積回路の基本的構成は、互いに絶縁され、第１の横方
向に配列された複数の半導体領域と、いずれの前記半導
体領域に対しても、上方において前記半導体領域と離隔
して敷設される複数の電源配線と、を備える。そして一
の前記半導体領域にはいずれか一つの前記電源配線が接
続される。
【００１０】その第１の態様として、前記電源配線は、
前記第１の横方向と直交する第２の横方向に並んで敷設
される。
【００１１】また、その第２の態様として、前記電源配
線は、上下方向に並んで敷設される。
【００１２】
【作用】この発明における複数の電源配線は、各々の半
導体領域に対して異なる電源電位を供給する。各々の半
導体領域は互いに絶縁されており、異なる電源電位が衝
突することが回避される。
【００１３】
【実施例】第１実施例．図１は、この発明の第１実施例
に係るマスタスライス方式半導体集積回路のチップ構成
の一部を示す平面図である。また、図２は第１実施例の
チップ構成の全体を示す平面図である。
【００１４】内部領域５についての入出力を行う入出力
回路を形成するセルを配置するため、内部領域５の周囲
には第１導電形の第１半導体領域３及び第２導電形の第
２半導体領域４が形成されている。簡単のため、第１半
導体領域３及び第２半導体領域４がその上に形成される
べき基板１５は、両図において省略されている。また、
入出力パッド１は金属配線２を介して入出力回路に接続
されるが、簡単のため、金属配線２の接続される先は省
略されている。
【００１５】第１半導体領域３及び第２半導体領域４
は、いずれも間隙１４により互いに分離された多数の配
列を成している。そして第２半導体領域４の上方にはそ
れぞれ電位Ｖ１，Ｖ２を供給する電源配線７，６が敷設
されている。また第１半導体領域３の上方には接地電位
を供給する電源配線８が敷設されているが、簡単のた
め、図２では省略している。
【００１６】セルは複数の第１半導体領域３あるいは第
２半導体領域４に跨がっては配置されず、単一の第１及
び第２半導体領域３，４において一つのセルが配置され
る。よって、各セルは互いに異なるウエルにおいて形成
されることになり、互いに異なる電源電位を要求するこ
とができる。しかも第２半導体領域４に対して電位Ｖ
１，Ｖ２のいずれを与えるかは、スライス工程において
電源配線７，６のいずれかとコンタクトを採ることによ
って選択的に任意に行える。
【００１７】即ち、スライス工程においてコンタクト７
１，６１を形成することにより、それぞれ電源配線７，
６は第２半導体領域４に電位Ｖ１，Ｖ２を与えることが
できる。なお、第１半導体領域３には、コンタクト８１
を介して電源配線８から接地電位が供給される。
【００１８】図３は、複数の第１半導体領域３及び第２
半導体領域４において形成されるトランジスタの詳細と
その結線を示す断面斜視図である。簡単のため、基板１
５は省略している。
【００１９】第１及び第２半導体領域３，４においてそ
れぞれＭＯＳトランジスタが形成されている。第１半導
体領域３においては、ＭＯＳゲート１０、ソース（ドレ
イン）１２ａ、バックゲート電位印加用の拡散領域１２
ｂからなる第２導電型のＭＯＳトランジスタが形成され
る。また、第２半導体領域４においては、ＭＯＳゲート
９、ソース１１ｃ、ドレイン１１ａ、バックゲート電位
印加用の拡散領域１１ｂからなる第１導電型のＭＯＳト
ランジスタが形成される。
【００２０】これらのＭＯＳトランジスタは、例えばゲ
ート９，１０が金属配線２と共通に接続されてインバー
タを構成することにより、入出力回路としての機能を発
揮することができる。ただし、ここでは図面上の煩雑さ
をさけるために、金属配線２の接続すべき先を省略して
いる。
【００２１】ソース１１ｃ又は拡散領域１１ｂには、ス
ライス工程において、電源配線７，６のいずれかと接続
されるようにコンタクト６１，７１が形成される。この
ため、ソース１１ｃの幅をドレイン１１ａの幅よりも広
くし、電源配線７，６のいずれの直下にもソース１１ｃ
又は拡散領域１１ｂが存在するようにしている。
【００２２】このようなコンタクト６１，７１が存在し
ても、金属配線２の接続、例えばゲート９，１０との接
続を妨害しないようにすることは容易である。例えば、
図１に示すように、コンタクト６１，７１を第２半導体
領域４の間隙１４近傍において設け、金属配線２を第２
半導体領域４の中央付近に敷設することができる。
【００２３】なお、図１、図３に示すように、この発明
において第１の横方向とは、第１の半導体領域若しくは
第２の半導体領域が配列される方向を指し、第２の横方
向とは、第１の半導体領域及び第２の半導体領域が配列
される方向を指す。更に、図３に示すように、上方とは
第１及び第２の横方向のいずれにも直交する方向であっ
て、電源配線６，７の第２半導体領域に対する位置関係
を指している。
【００２４】この発明に係る半導体集積回路によれば、
マスタ工程及びスライス工程は以下のようになる。
【００２５】マスタ工程製作時には、あらかじめ入出力
回路部の基板１５において、間隙１４を以て分離分割さ
れた複数の入出力バッファセル単位を配置する。そして
図３で示されるように、同一のレイアウト、例えばＭＯ
Ｓトランジスタを持つスライスセルを、各入出力バッフ
ァセル単位に設ける。そして各入出力バッファセル単位
の第２半導体領域４のコンタクト領域、例えばバックゲ
ート電位印加用の拡散領域１１ｂ，ソース１１ｃの上方
に、複数の電源供給用の幹線、例えば電源配線７、６を
敷設する。
【００２６】この後、スライス工程においては、第２の
半導体領域４において電源配線７，６のそれぞれとのコ
ンタクト７１，６１の任意の一方を選択することができ
る。よって任意の電源電位を選択することができる。
【００２７】このように異なる電源電位の電源配線から
スライス工程で任意の電源電位を選択できるように構成
し、かつ各半導体領域を分離分割しているので、同一基
板上で異なる電源電位が短絡することなく、複数の電源
電位からその一つを選択することができる。
【００２８】第２実施例．図４は、第２実施例におい
て、複数の第１半導体領域３及び第２半導体領域４にお
いて形成されるトランジスタの詳細とその結線を示す断
面斜視図である。第２実施例においては電源配線７，６
は多層配線となっており、第２の半導体領域の上方にお
いて互いに絶縁されている。
【００２９】スライス工程において電源配線７について
のコンタクト７１が形成できるように、電源配線６には
欠損部６０が開口している。逆に電源配線６についての
コンタクト６１が電源配線７と短絡しないように、電源
配線７には欠損部７０が開口している。
【００３０】図５は、欠損部６０，７０近傍を拡大した
平面図である。電源配線７の大部分及びその欠損部７０
は、電源配線６に隠れて見えないが、欠損部６０を介し
てその一部が現れている。コンタクト領域、例えばバッ
クゲート電位印加用の拡散領域１１ｂと電源配線７との
間にコンタクト７１を形成したい場合には、欠損部６０
を介してスライス工程における処理をおこなうことがで
きる。また、電源配線６との間にコンタクト６１を形成
したい場合には、欠損部７０の上部からスライス工程に
おける処理をおこなうことができる。
【００３１】このように電源配線６，７を多層配線とす
ることにより、コンタクト領域の占有面積を増大させず
に複数の電源供給配線を設けることができる。かかる場
合においても、欠損部６０，７０の位置を第２半導体領
域４の間隙１４近傍において設け、金属配線２を第２半
導体領域４の中央付近に敷設することにより、金属配線
２の接続、例えばゲート９，１０との接続を妨害しない
ようにすることができる。
【００３２】第３実施例．この発明にかかる半導体集積
回路においては、必ずしもスライスセル毎に第１及び第
２半導体領域３，４を分割する必要はない。同一の電源
電位を要求するスライスセル、例えばＭＯＳトランジス
タがある区画において集合している場合には、その区画
毎に分割を行えば足りる。
【００３３】図６は第３実施例の半導体集積回路を示す
平面図である。簡単の為、第１半導体領域３と接続され
るべき電源配線８、金属配線２の接続の詳細は省略して
いる。このように、スライスセルを複数有する区画毎に
第１及び第２の半導体領域３，４を分割することもでき
る。図４では４分割の例を示している。
【００３４】
【発明の効果】以上に説明したようにこの発明によれ
ば、一つの半導体集積回路内部で、複数の電源電圧を使
用でき、かつスライス工程においていずれの電源電圧を
選択するかを決定することができる。
【００３５】特にこの発明の第２の態様によれば、電源
配線の占有面積を変えずに複数の電源電位を供給するこ
とができる。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す平面図である。
【図２】この発明の第１実施例を示す平面図である。
【図３】この発明の第１実施例を示す断面斜視図であ
る。
【図４】この発明の第２実施例を示す断面斜視図であ
る。
【図５】この発明の第２実施例を示す平面図である。
【図６】この発明の第３実施例を示す平面図である。
【図７】従来の技術を示す平面図である。
【図８】従来の技術を示す平面図である。
【図９】従来の技術を示す断面図である。
【図１０】従来の技術を示す断面斜視図である。
【符号の説明】
３ 第１の半導体領域 ４ 第２の半導体領域 ６，７ 電源配線 ６０，７０ 欠損部

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 互いに絶縁され、第１の横方向に配列さ
    れた複数の半導体領域と、 いずれの前記半導体領域に対しても、上方において前記
    半導体領域と離隔して敷設される複数の電源配線と、 を備え、 一の前記半導体領域にはいずれか一つの前記電源配線が
    接続される半導体集積回路。
  2. 【請求項２】 前記電源配線は、前記第１の横方向と直
    交する第２の横方向に並んで敷設された、請求項１記載
    の半導体集積回路。
  3. 【請求項３】 前記電源配線は、上下方向に並んで敷設
    された、請求項１記載の半導体集積回路。
JP4289968A 1992-10-28 1992-10-28 半導体集積回路 Pending JPH06140607A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228954A (ja) * 2005-02-17 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置とそのレイアウト設計方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335613A (ja) * 1997-05-27 1998-12-18 Mitsubishi Electric Corp 半導体集積回路装置
JP4014708B2 (ja) * 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
US6792582B1 (en) 2000-11-15 2004-09-14 International Business Machines Corporation Concurrent logical and physical construction of voltage islands for mixed supply voltage designs
US7051308B2 (en) 2001-06-01 2006-05-23 Virtual Silicon Technology, Inc. Method and apparatus for integrated circuit design with library cells
JP4056348B2 (ja) * 2002-10-07 2008-03-05 株式会社ルネサステクノロジ 集積回路チップモジュールおよび携帯電話機
FR2851060A1 (fr) * 2003-02-11 2004-08-13 St Microelectronics Sa Circuit a regulateur de tension integre et son procede de fabrication
JP2005027041A (ja) 2003-07-02 2005-01-27 Renesas Technology Corp 固体撮像装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206161A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体集積回路
JPS61158162A (ja) * 1984-12-28 1986-07-17 Toshiba Corp 半導体集積回路
JPH0237749A (ja) * 1988-07-27 1990-02-07 Nec Corp マスタースライス型半導体装置
JPH0284815A (ja) * 1988-09-20 1990-03-26 Hitachi Ltd 半導体集積回路装置
JPH0357245A (ja) * 1989-07-26 1991-03-12 Hitachi Ltd 半導体装置の製造方法
JPH04122068A (ja) * 1990-09-13 1992-04-22 Nec Corp ゲートアレイ集積回路装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57211248A (en) * 1981-06-22 1982-12-25 Hitachi Ltd Semiconductor integrated circuit device
JP2594988B2 (ja) * 1987-11-27 1997-03-26 株式会社日立製作所 半導体集積回路装置の動作電位供給配線の配線設計方法
KR910008099B1 (ko) * 1988-07-21 1991-10-07 삼성반도체통신주식회사 메모리 칩의 파워 및 시그널라인 버싱방법
JPH02152254A (ja) * 1988-12-02 1990-06-12 Mitsubishi Electric Corp 半導体集積回路装置
JPH02268439A (ja) * 1989-04-10 1990-11-02 Hitachi Ltd 半導体集積回路装置
JPH0360054A (ja) * 1989-07-27 1991-03-15 Nec Ic Microcomput Syst Ltd ゲートアレイ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206161A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体集積回路
JPS61158162A (ja) * 1984-12-28 1986-07-17 Toshiba Corp 半導体集積回路
JPH0237749A (ja) * 1988-07-27 1990-02-07 Nec Corp マスタースライス型半導体装置
JPH0284815A (ja) * 1988-09-20 1990-03-26 Hitachi Ltd 半導体集積回路装置
JPH0357245A (ja) * 1989-07-26 1991-03-12 Hitachi Ltd 半導体装置の製造方法
JPH04122068A (ja) * 1990-09-13 1992-04-22 Nec Corp ゲートアレイ集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228954A (ja) * 2005-02-17 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置とそのレイアウト設計方法

Also Published As

Publication number Publication date
US5434436A (en) 1995-07-18
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DE4327290C2 (de) 1999-03-11

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