JPH06140607A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【目的】 異なる複数の電源電位を任意に選択できる半
導体集積回路を得る。 【構成】 第1半導体領域3及び第2半導体領域4は、
いずれも間隙14により互いに分離された多数の配列を
成している。そして第2半導体領域4の上方にはそれぞ
れ電位V1,V2を供給する電源配線7,6が敷設され
ている。各セルは互いに異なるウエルにおいて形成され
ることになり、互いに異なる電源電位を要求することが
できる。第2半導体領域4は、コンタクト71,61を
採ることによって電源配線7,6のいずれかと接続され
る。 【効果】 スライス工程において複数の配線のいずれか
を選択して接続することができる。
導体集積回路を得る。 【構成】 第1半導体領域3及び第2半導体領域4は、
いずれも間隙14により互いに分離された多数の配列を
成している。そして第2半導体領域4の上方にはそれぞ
れ電位V1,V2を供給する電源配線7,6が敷設され
ている。各セルは互いに異なるウエルにおいて形成され
ることになり、互いに異なる電源電位を要求することが
できる。第2半導体領域4は、コンタクト71,61を
採ることによって電源配線7,6のいずれかと接続され
る。 【効果】 スライス工程において複数の配線のいずれか
を選択して接続することができる。
Description
【0001】
【産業上の利用分野】この発明は、半導体集積回路、特
にマスタスライス方式であって複数の電源電圧が要求さ
れる半導体集積回路に関するものである。
にマスタスライス方式であって複数の電源電圧が要求さ
れる半導体集積回路に関するものである。
【0002】
【従来の技術】図7は従来のマスタスライス方式の半導
体集積回路のチップ構成を示す平面図である。また図8
は一つのセルの近傍の構成を示した平面図であり、図7
の領域Xを拡大したものである。内部領域5についての
入出力を行う入出力回路を形成するセルを配置するた
め、内部領域5の周囲には第1導電形の第1半導体領域
3及び第2導電形の第2半導体領域4が形成されてい
る。入出力パッド1は金属配線2を介して入出力回路に
接続される。第1半導体領域3及び第2半導体領域4の
上方には、それぞれ電源配線7,8が敷設されている。
簡単のため、図8においては金属配線2が第1半導体領
域3及び第2半導体領域4にどのように接続されるかに
ついての詳細を省いている。
体集積回路のチップ構成を示す平面図である。また図8
は一つのセルの近傍の構成を示した平面図であり、図7
の領域Xを拡大したものである。内部領域5についての
入出力を行う入出力回路を形成するセルを配置するた
め、内部領域5の周囲には第1導電形の第1半導体領域
3及び第2導電形の第2半導体領域4が形成されてい
る。入出力パッド1は金属配線2を介して入出力回路に
接続される。第1半導体領域3及び第2半導体領域4の
上方には、それぞれ電源配線7,8が敷設されている。
簡単のため、図8においては金属配線2が第1半導体領
域3及び第2半導体領域4にどのように接続されるかに
ついての詳細を省いている。
【0003】図9はセルの一部の断面図であり、図10
はセルの配列の一部の断面斜視図である。第1半導体領
域3及び第2半導体領域4は共通の基板15においてウ
エルとして形成されており、例えば第1半導体領域3及
び第2半導体領域4のそれぞれには第2導電型MOSト
ランジスタ及び第1導電型MOSトランジスタが形成さ
れる。そしてセルにおいてこれら2種のMOSトランジ
スタによってインバータ回路が構成され、セルは入出力
回路として動作する。
はセルの配列の一部の断面斜視図である。第1半導体領
域3及び第2半導体領域4は共通の基板15においてウ
エルとして形成されており、例えば第1半導体領域3及
び第2半導体領域4のそれぞれには第2導電型MOSト
ランジスタ及び第1導電型MOSトランジスタが形成さ
れる。そしてセルにおいてこれら2種のMOSトランジ
スタによってインバータ回路が構成され、セルは入出力
回路として動作する。
【0004】第1半導体領域3に形成されたMOSトラ
ンジスタはゲート電極10や、第2導電型のソース・ド
レイン拡散領域12aの他、バックゲート電圧印加のた
めに第1導電型の拡散領域12bも有している。同様に
して第2半導体領域4に形成されたMOSトランジスタ
はゲート電極9や、第1導電型のソース・ドレイン拡散
領域11aの他、バックゲート電圧印加のために第2導
電型の拡散領域11bも有している。これらは簡単のた
めに図7乃至図8には示されていない。
ンジスタはゲート電極10や、第2導電型のソース・ド
レイン拡散領域12aの他、バックゲート電圧印加のた
めに第1導電型の拡散領域12bも有している。同様に
して第2半導体領域4に形成されたMOSトランジスタ
はゲート電極9や、第1導電型のソース・ドレイン拡散
領域11aの他、バックゲート電圧印加のために第2導
電型の拡散領域11bも有している。これらは簡単のた
めに図7乃至図8には示されていない。
【0005】マスタスライス方式の半導体集積回路装置
ではトランジスタの形成までがマスタ工程として形成さ
れ、コンタクト、配線層、スルーホールといったスライ
ス工程によりLSIが実現される。つまりマスタ構造を
得た後で、スライス工程において所定のデータに従っ
て、図8において例示されるセルがマスタ構造上に並べ
て配置され、図7に示されるようなLSIが完成する。
ではトランジスタの形成までがマスタ工程として形成さ
れ、コンタクト、配線層、スルーホールといったスライ
ス工程によりLSIが実現される。つまりマスタ構造を
得た後で、スライス工程において所定のデータに従っ
て、図8において例示されるセルがマスタ構造上に並べ
て配置され、図7に示されるようなLSIが完成する。
【0006】
【発明が解決しようとする課題】従来のマスタスライス
方式LSIは以上のように構成されており、図9に示さ
れるように第2半導体領域4には第2導電型の拡散領域
(バックゲート電位印加用)11bを介して電位V1
が、第1半導体領域3には第1導電型の拡散領域(バッ
クゲート電位印加用)12bを介して電位GND(接地
電位)が、それぞれ与えられる。
方式LSIは以上のように構成されており、図9に示さ
れるように第2半導体領域4には第2導電型の拡散領域
(バックゲート電位印加用)11bを介して電位V1
が、第1半導体領域3には第1導電型の拡散領域(バッ
クゲート電位印加用)12bを介して電位GND(接地
電位)が、それぞれ与えられる。
【0007】一方、セルが異なってもセルが配置される
ウエルは共通している。よって、異なるセルに対して異
なる電源電位が要求される場合でも、第1半導体領域3
及び第2半導体領域4に与えうる電位がそれぞれ一つに
限定されるため、異なる複数の電源電位を供給するとこ
れらの電位が短絡するという問題点があった。
ウエルは共通している。よって、異なるセルに対して異
なる電源電位が要求される場合でも、第1半導体領域3
及び第2半導体領域4に与えうる電位がそれぞれ一つに
限定されるため、異なる複数の電源電位を供給するとこ
れらの電位が短絡するという問題点があった。
【0008】この発明は上記のような問題点を解決する
ためになされたもので、スライス工程において、異なる
複数の電源電位を任意に選択できる半導体集積回路を得
ることを目的としている。
ためになされたもので、スライス工程において、異なる
複数の電源電位を任意に選択できる半導体集積回路を得
ることを目的としている。
【0009】
【課題を解決するための手段】この発明にかかる半導体
集積回路の基本的構成は、互いに絶縁され、第1の横方
向に配列された複数の半導体領域と、いずれの前記半導
体領域に対しても、上方において前記半導体領域と離隔
して敷設される複数の電源配線と、を備える。そして一
の前記半導体領域にはいずれか一つの前記電源配線が接
続される。
集積回路の基本的構成は、互いに絶縁され、第1の横方
向に配列された複数の半導体領域と、いずれの前記半導
体領域に対しても、上方において前記半導体領域と離隔
して敷設される複数の電源配線と、を備える。そして一
の前記半導体領域にはいずれか一つの前記電源配線が接
続される。
【0010】その第1の態様として、前記電源配線は、
前記第1の横方向と直交する第2の横方向に並んで敷設
される。
前記第1の横方向と直交する第2の横方向に並んで敷設
される。
【0011】また、その第2の態様として、前記電源配
線は、上下方向に並んで敷設される。
線は、上下方向に並んで敷設される。
【0012】
【作用】この発明における複数の電源配線は、各々の半
導体領域に対して異なる電源電位を供給する。各々の半
導体領域は互いに絶縁されており、異なる電源電位が衝
突することが回避される。
導体領域に対して異なる電源電位を供給する。各々の半
導体領域は互いに絶縁されており、異なる電源電位が衝
突することが回避される。
【0013】
【実施例】第1実施例.図1は、この発明の第1実施例
に係るマスタスライス方式半導体集積回路のチップ構成
の一部を示す平面図である。また、図2は第1実施例の
チップ構成の全体を示す平面図である。
に係るマスタスライス方式半導体集積回路のチップ構成
の一部を示す平面図である。また、図2は第1実施例の
チップ構成の全体を示す平面図である。
【0014】内部領域5についての入出力を行う入出力
回路を形成するセルを配置するため、内部領域5の周囲
には第1導電形の第1半導体領域3及び第2導電形の第
2半導体領域4が形成されている。簡単のため、第1半
導体領域3及び第2半導体領域4がその上に形成される
べき基板15は、両図において省略されている。また、
入出力パッド1は金属配線2を介して入出力回路に接続
されるが、簡単のため、金属配線2の接続される先は省
略されている。
回路を形成するセルを配置するため、内部領域5の周囲
には第1導電形の第1半導体領域3及び第2導電形の第
2半導体領域4が形成されている。簡単のため、第1半
導体領域3及び第2半導体領域4がその上に形成される
べき基板15は、両図において省略されている。また、
入出力パッド1は金属配線2を介して入出力回路に接続
されるが、簡単のため、金属配線2の接続される先は省
略されている。
【0015】第1半導体領域3及び第2半導体領域4
は、いずれも間隙14により互いに分離された多数の配
列を成している。そして第2半導体領域4の上方にはそ
れぞれ電位V1,V2を供給する電源配線7,6が敷設
されている。また第1半導体領域3の上方には接地電位
を供給する電源配線8が敷設されているが、簡単のた
め、図2では省略している。
は、いずれも間隙14により互いに分離された多数の配
列を成している。そして第2半導体領域4の上方にはそ
れぞれ電位V1,V2を供給する電源配線7,6が敷設
されている。また第1半導体領域3の上方には接地電位
を供給する電源配線8が敷設されているが、簡単のた
め、図2では省略している。
【0016】セルは複数の第1半導体領域3あるいは第
2半導体領域4に跨がっては配置されず、単一の第1及
び第2半導体領域3,4において一つのセルが配置され
る。よって、各セルは互いに異なるウエルにおいて形成
されることになり、互いに異なる電源電位を要求するこ
とができる。しかも第2半導体領域4に対して電位V
1,V2のいずれを与えるかは、スライス工程において
電源配線7,6のいずれかとコンタクトを採ることによ
って選択的に任意に行える。
2半導体領域4に跨がっては配置されず、単一の第1及
び第2半導体領域3,4において一つのセルが配置され
る。よって、各セルは互いに異なるウエルにおいて形成
されることになり、互いに異なる電源電位を要求するこ
とができる。しかも第2半導体領域4に対して電位V
1,V2のいずれを与えるかは、スライス工程において
電源配線7,6のいずれかとコンタクトを採ることによ
って選択的に任意に行える。
【0017】即ち、スライス工程においてコンタクト7
1,61を形成することにより、それぞれ電源配線7,
6は第2半導体領域4に電位V1,V2を与えることが
できる。なお、第1半導体領域3には、コンタクト81
を介して電源配線8から接地電位が供給される。
1,61を形成することにより、それぞれ電源配線7,
6は第2半導体領域4に電位V1,V2を与えることが
できる。なお、第1半導体領域3には、コンタクト81
を介して電源配線8から接地電位が供給される。
【0018】図3は、複数の第1半導体領域3及び第2
半導体領域4において形成されるトランジスタの詳細と
その結線を示す断面斜視図である。簡単のため、基板1
5は省略している。
半導体領域4において形成されるトランジスタの詳細と
その結線を示す断面斜視図である。簡単のため、基板1
5は省略している。
【0019】第1及び第2半導体領域3,4においてそ
れぞれMOSトランジスタが形成されている。第1半導
体領域3においては、MOSゲート10、ソース(ドレ
イン)12a、バックゲート電位印加用の拡散領域12
bからなる第2導電型のMOSトランジスタが形成され
る。また、第2半導体領域4においては、MOSゲート
9、ソース11c、ドレイン11a、バックゲート電位
印加用の拡散領域11bからなる第1導電型のMOSト
ランジスタが形成される。
れぞれMOSトランジスタが形成されている。第1半導
体領域3においては、MOSゲート10、ソース(ドレ
イン)12a、バックゲート電位印加用の拡散領域12
bからなる第2導電型のMOSトランジスタが形成され
る。また、第2半導体領域4においては、MOSゲート
9、ソース11c、ドレイン11a、バックゲート電位
印加用の拡散領域11bからなる第1導電型のMOSト
ランジスタが形成される。
【0020】これらのMOSトランジスタは、例えばゲ
ート9,10が金属配線2と共通に接続されてインバー
タを構成することにより、入出力回路としての機能を発
揮することができる。ただし、ここでは図面上の煩雑さ
をさけるために、金属配線2の接続すべき先を省略して
いる。
ート9,10が金属配線2と共通に接続されてインバー
タを構成することにより、入出力回路としての機能を発
揮することができる。ただし、ここでは図面上の煩雑さ
をさけるために、金属配線2の接続すべき先を省略して
いる。
【0021】ソース11c又は拡散領域11bには、ス
ライス工程において、電源配線7,6のいずれかと接続
されるようにコンタクト61,71が形成される。この
ため、ソース11cの幅をドレイン11aの幅よりも広
くし、電源配線7,6のいずれの直下にもソース11c
又は拡散領域11bが存在するようにしている。
ライス工程において、電源配線7,6のいずれかと接続
されるようにコンタクト61,71が形成される。この
ため、ソース11cの幅をドレイン11aの幅よりも広
くし、電源配線7,6のいずれの直下にもソース11c
又は拡散領域11bが存在するようにしている。
【0022】このようなコンタクト61,71が存在し
ても、金属配線2の接続、例えばゲート9,10との接
続を妨害しないようにすることは容易である。例えば、
図1に示すように、コンタクト61,71を第2半導体
領域4の間隙14近傍において設け、金属配線2を第2
半導体領域4の中央付近に敷設することができる。
ても、金属配線2の接続、例えばゲート9,10との接
続を妨害しないようにすることは容易である。例えば、
図1に示すように、コンタクト61,71を第2半導体
領域4の間隙14近傍において設け、金属配線2を第2
半導体領域4の中央付近に敷設することができる。
【0023】なお、図1、図3に示すように、この発明
において第1の横方向とは、第1の半導体領域若しくは
第2の半導体領域が配列される方向を指し、第2の横方
向とは、第1の半導体領域及び第2の半導体領域が配列
される方向を指す。更に、図3に示すように、上方とは
第1及び第2の横方向のいずれにも直交する方向であっ
て、電源配線6,7の第2半導体領域に対する位置関係
を指している。
において第1の横方向とは、第1の半導体領域若しくは
第2の半導体領域が配列される方向を指し、第2の横方
向とは、第1の半導体領域及び第2の半導体領域が配列
される方向を指す。更に、図3に示すように、上方とは
第1及び第2の横方向のいずれにも直交する方向であっ
て、電源配線6,7の第2半導体領域に対する位置関係
を指している。
【0024】この発明に係る半導体集積回路によれば、
マスタ工程及びスライス工程は以下のようになる。
マスタ工程及びスライス工程は以下のようになる。
【0025】マスタ工程製作時には、あらかじめ入出力
回路部の基板15において、間隙14を以て分離分割さ
れた複数の入出力バッファセル単位を配置する。そして
図3で示されるように、同一のレイアウト、例えばMO
Sトランジスタを持つスライスセルを、各入出力バッフ
ァセル単位に設ける。そして各入出力バッファセル単位
の第2半導体領域4のコンタクト領域、例えばバックゲ
ート電位印加用の拡散領域11b,ソース11cの上方
に、複数の電源供給用の幹線、例えば電源配線7、6を
敷設する。
回路部の基板15において、間隙14を以て分離分割さ
れた複数の入出力バッファセル単位を配置する。そして
図3で示されるように、同一のレイアウト、例えばMO
Sトランジスタを持つスライスセルを、各入出力バッフ
ァセル単位に設ける。そして各入出力バッファセル単位
の第2半導体領域4のコンタクト領域、例えばバックゲ
ート電位印加用の拡散領域11b,ソース11cの上方
に、複数の電源供給用の幹線、例えば電源配線7、6を
敷設する。
【0026】この後、スライス工程においては、第2の
半導体領域4において電源配線7,6のそれぞれとのコ
ンタクト71,61の任意の一方を選択することができ
る。よって任意の電源電位を選択することができる。
半導体領域4において電源配線7,6のそれぞれとのコ
ンタクト71,61の任意の一方を選択することができ
る。よって任意の電源電位を選択することができる。
【0027】このように異なる電源電位の電源配線から
スライス工程で任意の電源電位を選択できるように構成
し、かつ各半導体領域を分離分割しているので、同一基
板上で異なる電源電位が短絡することなく、複数の電源
電位からその一つを選択することができる。
スライス工程で任意の電源電位を選択できるように構成
し、かつ各半導体領域を分離分割しているので、同一基
板上で異なる電源電位が短絡することなく、複数の電源
電位からその一つを選択することができる。
【0028】第2実施例.図4は、第2実施例におい
て、複数の第1半導体領域3及び第2半導体領域4にお
いて形成されるトランジスタの詳細とその結線を示す断
面斜視図である。第2実施例においては電源配線7,6
は多層配線となっており、第2の半導体領域の上方にお
いて互いに絶縁されている。
て、複数の第1半導体領域3及び第2半導体領域4にお
いて形成されるトランジスタの詳細とその結線を示す断
面斜視図である。第2実施例においては電源配線7,6
は多層配線となっており、第2の半導体領域の上方にお
いて互いに絶縁されている。
【0029】スライス工程において電源配線7について
のコンタクト71が形成できるように、電源配線6には
欠損部60が開口している。逆に電源配線6についての
コンタクト61が電源配線7と短絡しないように、電源
配線7には欠損部70が開口している。
のコンタクト71が形成できるように、電源配線6には
欠損部60が開口している。逆に電源配線6についての
コンタクト61が電源配線7と短絡しないように、電源
配線7には欠損部70が開口している。
【0030】図5は、欠損部60,70近傍を拡大した
平面図である。電源配線7の大部分及びその欠損部70
は、電源配線6に隠れて見えないが、欠損部60を介し
てその一部が現れている。コンタクト領域、例えばバッ
クゲート電位印加用の拡散領域11bと電源配線7との
間にコンタクト71を形成したい場合には、欠損部60
を介してスライス工程における処理をおこなうことがで
きる。また、電源配線6との間にコンタクト61を形成
したい場合には、欠損部70の上部からスライス工程に
おける処理をおこなうことができる。
平面図である。電源配線7の大部分及びその欠損部70
は、電源配線6に隠れて見えないが、欠損部60を介し
てその一部が現れている。コンタクト領域、例えばバッ
クゲート電位印加用の拡散領域11bと電源配線7との
間にコンタクト71を形成したい場合には、欠損部60
を介してスライス工程における処理をおこなうことがで
きる。また、電源配線6との間にコンタクト61を形成
したい場合には、欠損部70の上部からスライス工程に
おける処理をおこなうことができる。
【0031】このように電源配線6,7を多層配線とす
ることにより、コンタクト領域の占有面積を増大させず
に複数の電源供給配線を設けることができる。かかる場
合においても、欠損部60,70の位置を第2半導体領
域4の間隙14近傍において設け、金属配線2を第2半
導体領域4の中央付近に敷設することにより、金属配線
2の接続、例えばゲート9,10との接続を妨害しない
ようにすることができる。
ることにより、コンタクト領域の占有面積を増大させず
に複数の電源供給配線を設けることができる。かかる場
合においても、欠損部60,70の位置を第2半導体領
域4の間隙14近傍において設け、金属配線2を第2半
導体領域4の中央付近に敷設することにより、金属配線
2の接続、例えばゲート9,10との接続を妨害しない
ようにすることができる。
【0032】第3実施例.この発明にかかる半導体集積
回路においては、必ずしもスライスセル毎に第1及び第
2半導体領域3,4を分割する必要はない。同一の電源
電位を要求するスライスセル、例えばMOSトランジス
タがある区画において集合している場合には、その区画
毎に分割を行えば足りる。
回路においては、必ずしもスライスセル毎に第1及び第
2半導体領域3,4を分割する必要はない。同一の電源
電位を要求するスライスセル、例えばMOSトランジス
タがある区画において集合している場合には、その区画
毎に分割を行えば足りる。
【0033】図6は第3実施例の半導体集積回路を示す
平面図である。簡単の為、第1半導体領域3と接続され
るべき電源配線8、金属配線2の接続の詳細は省略して
いる。このように、スライスセルを複数有する区画毎に
第1及び第2の半導体領域3,4を分割することもでき
る。図4では4分割の例を示している。
平面図である。簡単の為、第1半導体領域3と接続され
るべき電源配線8、金属配線2の接続の詳細は省略して
いる。このように、スライスセルを複数有する区画毎に
第1及び第2の半導体領域3,4を分割することもでき
る。図4では4分割の例を示している。
【0034】
【発明の効果】以上に説明したようにこの発明によれ
ば、一つの半導体集積回路内部で、複数の電源電圧を使
用でき、かつスライス工程においていずれの電源電圧を
選択するかを決定することができる。
ば、一つの半導体集積回路内部で、複数の電源電圧を使
用でき、かつスライス工程においていずれの電源電圧を
選択するかを決定することができる。
【0035】特にこの発明の第2の態様によれば、電源
配線の占有面積を変えずに複数の電源電位を供給するこ
とができる。
配線の占有面積を変えずに複数の電源電位を供給するこ
とができる。
【図1】この発明の第1実施例を示す平面図である。
【図2】この発明の第1実施例を示す平面図である。
【図3】この発明の第1実施例を示す断面斜視図であ
る。
る。
【図4】この発明の第2実施例を示す断面斜視図であ
る。
る。
【図5】この発明の第2実施例を示す平面図である。
【図6】この発明の第3実施例を示す平面図である。
【図7】従来の技術を示す平面図である。
【図8】従来の技術を示す平面図である。
【図9】従来の技術を示す断面図である。
【図10】従来の技術を示す断面斜視図である。
3 第1の半導体領域 4 第2の半導体領域 6,7 電源配線 60,70 欠損部
Claims (3)
- 【請求項1】 互いに絶縁され、第1の横方向に配列さ
れた複数の半導体領域と、 いずれの前記半導体領域に対しても、上方において前記
半導体領域と離隔して敷設される複数の電源配線と、 を備え、 一の前記半導体領域にはいずれか一つの前記電源配線が
接続される半導体集積回路。 - 【請求項2】 前記電源配線は、前記第1の横方向と直
交する第2の横方向に並んで敷設された、請求項1記載
の半導体集積回路。 - 【請求項3】 前記電源配線は、上下方向に並んで敷設
された、請求項1記載の半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289968A JPH06140607A (ja) | 1992-10-28 | 1992-10-28 | 半導体集積回路 |
US08/082,456 US5434436A (en) | 1992-10-28 | 1993-06-25 | Master-slice type semiconductor integrated circuit device having multi-power supply voltage |
DE4327290A DE4327290C2 (de) | 1992-10-28 | 1993-08-13 | Integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289968A JPH06140607A (ja) | 1992-10-28 | 1992-10-28 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06140607A true JPH06140607A (ja) | 1994-05-20 |
Family
ID=17750061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4289968A Pending JPH06140607A (ja) | 1992-10-28 | 1992-10-28 | 半導体集積回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5434436A (ja) |
JP (1) | JPH06140607A (ja) |
DE (1) | DE4327290C2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006228954A (ja) * | 2005-02-17 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置とそのレイアウト設計方法 |
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JPH10335613A (ja) * | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
US6792582B1 (en) | 2000-11-15 | 2004-09-14 | International Business Machines Corporation | Concurrent logical and physical construction of voltage islands for mixed supply voltage designs |
US7051308B2 (en) | 2001-06-01 | 2006-05-23 | Virtual Silicon Technology, Inc. | Method and apparatus for integrated circuit design with library cells |
JP4056348B2 (ja) * | 2002-10-07 | 2008-03-05 | 株式会社ルネサステクノロジ | 集積回路チップモジュールおよび携帯電話機 |
FR2851060A1 (fr) * | 2003-02-11 | 2004-08-13 | St Microelectronics Sa | Circuit a regulateur de tension integre et son procede de fabrication |
JP2005027041A (ja) | 2003-07-02 | 2005-01-27 | Renesas Technology Corp | 固体撮像装置 |
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JPH04122068A (ja) * | 1990-09-13 | 1992-04-22 | Nec Corp | ゲートアレイ集積回路装置 |
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JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
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KR910008099B1 (ko) * | 1988-07-21 | 1991-10-07 | 삼성반도체통신주식회사 | 메모리 칩의 파워 및 시그널라인 버싱방법 |
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-
1992
- 1992-10-28 JP JP4289968A patent/JPH06140607A/ja active Pending
-
1993
- 1993-06-25 US US08/082,456 patent/US5434436A/en not_active Expired - Fee Related
- 1993-08-13 DE DE4327290A patent/DE4327290C2/de not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US5434436A (en) | 1995-07-18 |
DE4327290A1 (de) | 1994-05-05 |
DE4327290C2 (de) | 1999-03-11 |
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