JPH0284815A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えばＥＣＬ
（エミッタ・カブッルド・ロジック）信号を受けて、
内部回路をＣＭＯＳレベルで動作させるようにしたゲー
トアレイに利用して有効な技術に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor integrated circuit device, for example, an ECL
(emitter coupled logic) receives the signal,
The present invention relates to a technology that is effective for use in gate arrays whose internal circuits operate at a CMOS level.
ゲートアレイにおいては、ゲートを規則的正しく並べて
いる半導体チップを半導体メーカが用意し、これを使用
するユーザーがその仕様に基づいて半導体チップ上のゲ
ートの回路配線を行い、半導体メーカがその配線マスク
を作り所望の回路機能を持ったカスタムＬＳＩを作り上
げるものである。このようなゲートアレイに関しては、
例えば１９８５年１１月「電子技術１誌、頁３２〜頁３
９がある。In a gate array, a semiconductor manufacturer prepares a semiconductor chip in which gates are arranged in a regular and correct manner, a user uses the semiconductor chip to wire the gate circuits on the semiconductor chip based on the specifications, and the semiconductor manufacturer uses the wiring mask. This is to create a custom LSI with the desired circuit function. For such gate arrays,
For example, November 1985, “Electronic Technology 1 Magazine, pp. 32-3.
There are 9.
上記のようなゲートアレイ等にあっては、出力回路は比
較的大きな負荷を駆動できるようにする必要があり、そ
れに従い比較的大きな出力電流を流すようにされる。半
導体集積回路の出力端子には、出力信号の高速な立ち上
がりや立ち下がりに対して無視できないインダクタンス
成分を持ち、上記出力信号の変化時に電源供給ｖＡ（電
源電圧線と回路の接地線）に無視できないノイズを発生
させる。そのため、上記出力回路で発生するノイズが入
力回路に影響しないよう電源供給線を分離することが実
施されている。In the above-mentioned gate array, etc., the output circuit needs to be able to drive a relatively large load, and accordingly, a relatively large output current is made to flow. The output terminal of a semiconductor integrated circuit has an inductance component that cannot be ignored when the output signal rapidly rises or falls, and when the output signal changes, the power supply vA (power supply voltage line and circuit grounding line) cannot be ignored. generate noise. Therefore, the power supply lines are separated so that the noise generated in the output circuit does not affect the input circuit.
しかしながら、低消費電力を図りつつ、高速化も実現す
るため、内部回路をバイポーラ型トランジスタと０Ｍ０
３回路を組み合わせたＢｉ−０Ｍ０５回路で構成し、外
部に対してはＥＣＬコンパチブルにしたゲートアレイを
開発するにあたり、入力バッファにおいては、ＥＣＬレ
ベルの入力信号を内部の０Ｍ０３回路用のレベルに変換
させるような機能が必要になった。この場合、入力バッ
ファは、第６図に示すように、実質的に入カスレッシュ
ホールドレベルを決定する差動回路ＥＣＬ及びレベル変
換回路ＬＶＣと、所望のファンアウト数を得るための出
力回路ＢＣＬとから構成され、上記出力回路ＢＣＬでは
信号の切り換え時に電源供給’ｆｔｐ’ＡＧＮＤ、ＶＥ
Ｒに比較的大きなノイズを発生させるものとなり、それ
が電源供給線ＧＮＤやＶＥＲを通して差動回路ＥＣＬ及
びレベル変換回路ＬＶＣに伝えられ、上記信号振幅の小
さなＥＣＬレベルを受ける入力部での動作マージンが十
分でないことが判明した。However, in order to achieve low power consumption and high speed, the internal circuitry was constructed using bipolar transistors and 0M0 transistors.
In developing a gate array that is composed of a Bi-0M05 circuit that combines three circuits and is ECL compatible to the outside, the input buffer converts the ECL level input signal to the level for the internal 0M03 circuit. I needed a feature like this. In this case, as shown in FIG. 6, the input buffer includes a differential circuit ECL and a level conversion circuit LVC that substantially determine the input threshold level, and an output circuit BCL that obtains the desired fan-out number. In the above output circuit BCL, the power supply 'ftp'AGND, VE is
R generates relatively large noise, which is transmitted to the differential circuit ECL and level conversion circuit LVC through the power supply lines GND and VER, and the operation margin at the input section receiving the ECL level with the small signal amplitude is reduced. Turns out it wasn't enough.
この発明の目的は、動作マージンを大きくした入力バッ
ファを備えた半導体集積回路装置を提供することにある
。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device including an input buffer with a large operating margin.
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、レベル変換機能を持つ入力バッファにおいて
、実質的な入カスレッシュホールドレベルを決定する回
路部分と、それ以外の回路部分とで電源供給線を切り分
けて設ける。That is, in an input buffer having a level conversion function, separate power supply lines are provided for a circuit portion that determines the actual input threshold level and a circuit portion other than that.
上記した手段によれば、実質的な入カスレッシュホール
ドレベルを決定する回路部分の電源供給線に他の回路で
発生したノイズが伝えられないから動作マージンを大き
くできる。According to the above-described means, the operating margin can be increased because noise generated in other circuits is not transmitted to the power supply line of the circuit portion that determines the actual input threshold level.
〔実施例）
第１図には、この発明が適用されたゲートアレイの要部
一実施例のブロック図が示されている。[Embodiment] FIG. 1 shows a block diagram of an embodiment of the main part of a gate array to which the present invention is applied.
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、単結晶シリコンのような１個の半導体基
板上において形成される。Each circuit block in the figure is formed on a single semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique.
入力バッファは、外部から供給されるＥＣＬレベルの入
力信号Ｄｉｎを受ける差動回路からなる入力回路ＥＣＬ
と、その出力信号を受けてＣＭＯＳレベルの信号りに変
換するレベル変換回路ＬＶＣと、レベル変換出力を受け
て内部ゲートに伝えられる入力信号Ｅを形成する出力回
路ＢＣＬから構成される。この出力回路ＢＣＬは、後述
するよな内部ゲートを構成する論理回路と同じ構成とさ
れ、入力バッファが所望のファンアウト数を持つように
するために設けられる。The input buffer is an input circuit ECL consisting of a differential circuit that receives an externally supplied ECL level input signal Din.
, a level conversion circuit LVC which receives the output signal and converts it into a CMOS level signal, and an output circuit BCL which receives the level conversion output and forms an input signal E to be transmitted to the internal gate. This output circuit BCL has the same configuration as a logic circuit constituting an internal gate as described later, and is provided so that the input buffer has a desired fan-out number.
内部ゲートは、後述するようなバイポーラ型トランジス
タと０Ｍ０３回路とを組み合わせた論理回路ＢＣＬから
なり、上記出力回路ＢＣＬと同じ構成にされる。The internal gate is composed of a logic circuit BCL that is a combination of a bipolar transistor and an 0M03 circuit as described later, and has the same configuration as the output circuit BCL.
この実施例では、入力バッファにおける動作マージンを
確保するために、実質的な入カスレッシュホールドレベ
ルを決める上記差動回路ＥＣＬとレベル変換回路ＬＶＣ
を独立した接地線０ＮＤＩ及び電源電圧線ｖＥＥ１に接
続する。これに対して、上記出力回路ＢＣＬは、特に制
限されないが、内部ゲートと同じ接地線ＧＮＤ２及び電
源電圧線ＶＥＥ２に接続される。すなわち、この実施例
では、入力バッファを構成する回路でも、その機能や動
作に応じて、上記のように電源供給線を切り分けて設け
るものである。In this embodiment, in order to secure an operation margin in the input buffer, the differential circuit ECL and the level conversion circuit LVC, which determine the actual input threshold level, are used.
is connected to an independent ground line 0NDI and power supply voltage line vEE1. On the other hand, the output circuit BCL is connected to the same ground line GND2 and power supply voltage line VEE2 as the internal gate, although this is not particularly limited. That is, in this embodiment, even in the circuits constituting the input buffers, power supply lines are provided separately according to their functions and operations, as described above.
第２図には、上記差動回路ＥＣＬの一実施例の具体的回
路図が示されている。FIG. 2 shows a specific circuit diagram of an embodiment of the differential circuit ECL.
人力トランジスタＴ１のベースは、入力信号Ｄｉｎが供
給される外部端子に接続される。このトランジスタＴ１
と差動形態にされたトランジスタＴ２のベースには、基
準電圧ＶＢＢが供給される。The base of the human-powered transistor T1 is connected to an external terminal to which an input signal Din is supplied. This transistor T1
A reference voltage VBB is supplied to the base of the transistor T2 which is in a differential configuration.
上記差動トランジスタＴＩとＴ２の共通エミッタには、
動作電流１ｏを流す定電流源が設けられる。The common emitter of the differential transistors TI and T2 has
A constant current source is provided that flows an operating current 1o.
上記差動トランジスタＴＩとＴ２のコレクタには、負荷
抵抗Ｒ１とＲ２がそれぞれ設けられる。上記差動トラン
ジスタＴＩとＴ２のコレクタ出力は、トランジスタＴ３
．Ｔ４とエミッタ抵抗Ｒ３，Ｒ４からそれぞれ構成され
るエミッタフォロワ出力回路を通して反転出力信号ＤＯ
及び非反転出力信号ＤＯとして出力される。このような
差動回路ＥＣＬは、上記接地線ＧＮＤＩと電源電圧線■
ＥＥ１から動作電圧が供給される。Load resistors R1 and R2 are provided at the collectors of the differential transistors TI and T2, respectively. The collector output of the differential transistors TI and T2 is the transistor T3.
．． The inverted output signal DO is output through an emitter follower output circuit composed of T4 and emitter resistors R3 and R4, respectively.
and is output as a non-inverted output signal DO. Such a differential circuit ECL connects the ground line GNDI and the power supply voltage line ■
Operating voltage is supplied from EE1.
第３図には、上記レベル変換回路ＬＶＣの一実施例の具
体的回路図が示されている。同図において、Ｐチャンネ
ルＭＯ３ＦＥＴは、そのチャンネル（バックゲート）部
に矢印が付加されることによってＮチャンネルＭＯＳＦ
ＥＴと区別される。FIG. 3 shows a specific circuit diagram of one embodiment of the level conversion circuit LVC. In the same figure, the P-channel MO3FET is changed to the N-channel MOSFET by adding an arrow to its channel (back gate) part.
Distinguished from ET.
このことは、以下に説明する第４図においても同様であ
る。This also applies to FIG. 4, which will be explained below.
上記差動回路ＥＣＬの出力信号ＤＯとＤＯは、Ｐチャン
ネルＭＯ３ＦＥＴＱＩとＱ２のゲートに供給される。こ
れらのＰチャンネルＭＯ３ＦＥＴＱ１とＱ２のドレイン
には、電流ミラー形態にされたＮチャンネルＭＯ３ＦＥ
ＴＱ３とＱ４が設けられる。上記ＰチャンネルＭＯ３Ｆ
ＥＴＱ２とＮチャンネルＭＯ３ＦＥＴＱ４の共通化され
たドレインからＣＭＯＳレベルに変換された出力信号り
を得るものである。The output signals DO and DO of the differential circuit ECL are supplied to the gates of P-channel MO3FETs QI and Q2. The drains of these P-channel MO3FETs Q1 and Q2 are connected to N-channel MO3FEs in current mirror configuration.
TQ3 and Q4 are provided. Above P channel MO3F
An output signal converted to a CMOS level is obtained from the common drains of ETQ2 and N-channel MO3FETQ4.
この実施例回路のレベル変換動作は、以下の通りである
。The level conversion operation of this embodiment circuit is as follows.
差動回路ＥＣＬの非反転出力信号ＤＯがハイレベルで、
反転の出力信号ＤＯがロウレベルのとき、Ｐチャンネル
ＭＯＳ Ｆ ＥＴＱ １のコンダクタンスが小さく、Ｑ
２のコンダクタンスが大きくなる。The non-inverted output signal DO of the differential circuit ECL is at high level,
When the inverted output signal DO is low level, the conductance of P-channel MOS FETQ1 is small, and the Q
2 conductance increases.
上記小さなコンダクタンスのＰチャンネルＭＯ３ＦＥＴ
Ｑ１から流れる電流に対応した電流を流すＮチャンネル
ＭＯ３ＦＥＴＱ３とＱ４も同様に小さなコンダクタンス
を持つようにされる。それ故、出力信号りは大きなコン
ダクタンスのＰチャンネルＭＯＳＦＥＴＱ２と小さなコ
ンダクタンスのＮチャンネルＭＯ３ＦＥＴＱ４とのコン
ダクタンス比に対応してはゾ回路の接地電位０ＮＤＩの
ようなハイレベルにされる。これに対して、差動回路Ｅ
ＣＬの非反転出力信号ＤＯがロウレベルで、反転の出力
信号ＤＯがハイレベルのとき、ＰチャンネルＭＯ３ＦＥ
ＴＱＩのコンダクタンスが大きく、Ｑ２のコンダクタン
スが小さくなる。上記大きなコンダクタンスのＰチャン
ネルＭＯ３ＦＥＴＱＩから流れる電流に対応した電流を
流すＮチャンネルＭＯＳＦＥＴＱ３とＱ４も同様に大き
なコンダクタンスを持つようにされる。それ故、出力信
号りは小さなコンダクタンスのＰチャンネルＭＯ３ＦＥ
ＴＱ２と大きなコンダクタンスのＮチャンネルＭＯ３Ｆ
ＥＴＱ４とのコンダクタンス比に対応してはゾ電源電圧
ＶＥＥ１のようなロウレベルにされる。上記のようなＭ
ＯＳＦＥＴの増幅作用によって、比較的小さな信号振幅
のＥＣＬレベルを動作電圧ＶＥＥＩのもとではｙ′フル
スイングするＣＭＯＳレベルの信号に変換できる。The above small conductance P-channel MO3FET
N-channel MO3FETs Q3 and Q4, which carry currents corresponding to the currents flowing from Q1, are also made to have small conductances. Therefore, the output signal is set to a high level, such as the ground potential 0NDI of the circuit, corresponding to the conductance ratio between the P-channel MOSFET Q2 having a large conductance and the N-channel MOSFET Q4 having a small conductance. On the other hand, the differential circuit E
When the non-inverted output signal DO of CL is low level and the inverted output signal DO is high level, the P-channel MO3FE
The conductance of TQI is large and the conductance of Q2 is small. The N-channel MOSFETs Q3 and Q4, which flow a current corresponding to the current flowing from the P-channel MO3FET QI having a large conductance, are also made to have a large conductance. Therefore, the output signal is a P-channel MO3FE with small conductance.
N-channel MO3F with TQ2 and large conductance
Corresponding to the conductance ratio with ETQ4, it is set to a low level such as the power supply voltage VEE1. M as above
Owing to the amplification effect of the OSFET, an ECL level signal with a relatively small signal amplitude can be converted into a CMOS level signal with full swing y' under the operating voltage VEEI.
第４図には、上記出力回路（内部ゲートの論理回路）の
一実施例の回路図が示されている。FIG. 4 shows a circuit diagram of one embodiment of the output circuit (internal gate logic circuit).
この出力回路は、０Ｍ０３回路の出力部にバイポーラ型
トランジスタが設けられる。すなわち、ＰチャンネルＭ
Ｏ３ＦＥＴＱ５とＮチャンネルＭＯ３ＦＥＴＱ６からな
るＣＭＯＳイン八′−へ回路に対して、ＰチャンネルＭ
Ｏ３ＦＥＴＱ５のドレイン側に抵抗Ｒ５を挿入し、Ｎチ
ャンネルＭＯ３ＦＥＴＱ６のソース側に抵抗Ｒ６を挿入
する。そして、ＰチャンネルＭＯ３ＦＥＴＱ５のドレイ
ン出力を出力トランジスタＴ５のベースに供給し、Ｎチ
ャンネルＭＯ３ＦＥＴＱ６のソース出力を出力トランジ
スタＴ６のベースに供給する。上記トランジスタＴ５と
Ｔ６とをカスケード接続し、その接続点であるトランジ
スタＴ５のエミッタとトランジスタＴ６のコレクタを上
記ＰチャンネルＭＯ３ＦＥＴＱ６のドレインと接続させ
るとともに、そこから出力信号Ｅを得るものである。In this output circuit, a bipolar transistor is provided at the output section of the 0M03 circuit. That is, P channel M
For the CMOS input circuit consisting of O3FETQ5 and N-channel MO3FETQ6, P-channel M
A resistor R5 is inserted on the drain side of O3FETQ5, and a resistor R6 is inserted on the source side of N-channel MO3FETQ6. Then, the drain output of the P-channel MO3FETQ5 is supplied to the base of the output transistor T5, and the source output of the N-channel MO3FETQ6 is supplied to the base of the output transistor T6. The transistors T5 and T6 are connected in cascade, and their connection points, the emitter of the transistor T5 and the collector of the transistor T6, are connected to the drain of the P-channel MO3FET Q6, and an output signal E is obtained therefrom.
例えば、上記レベル変換された入力信号りがロウレベル
で、ＰチャンネルＭＯ３ＦＥＴＱ５がオン状態になり、
出力トランジスタＴ５を通してハイレベルの出力信号Ｅ
を形成しているとする。この状態から、入力信号りをハ
イレベルに変化させると、ＰチャンネルＭＯ５ＦＥＴＱ
５がオフ状態に、ＮチャンネルＭＯＳＦＥＴＱ６がオン
状態になる。上記ＰチャンネルＭＯ３ＦＥＴＱ５のオフ
状態に応じてベース電流の供給が遮断されるからトラン
ジスタＴ５はオフ状態になる。上記ＮチャンネルＭＯ３
ＦＥＴＱ６のオン状態により、出力信号Ｅのハイレベル
をディスチャージさせる電流が抵抗Ｒ６に流れ、トラン
ジスタＴ６をオン状態にして、高速に出力信号Ｅのハイ
レベルをロウレベル側に引き抜き、最終的にはＮチャン
ネルＭＯ３ＦＥＴＱ６と抵抗Ｒ６を通して出力信号Ｅを
電源電圧ＶＥＥ２のようなロウレベルにする。For example, when the above-mentioned level-converted input signal is at low level, P-channel MO3FETQ5 is turned on,
A high level output signal E is passed through the output transistor T5.
Suppose that it is formed. From this state, when the input signal is changed to high level, the P-channel MO5FETQ
5 is turned off, and N-channel MOSFET Q6 is turned on. In response to the off state of the P-channel MO3FET Q5, the supply of base current is cut off, so that the transistor T5 is turned off. Above N channel MO3
Due to the on state of FET Q6, a current that discharges the high level of the output signal E flows through the resistor R6, turns on the transistor T6, quickly pulls out the high level of the output signal E to the low level side, and finally discharges the high level of the output signal E to the low level side. The output signal E is set to a low level like the power supply voltage VEE2 through the MO3FET Q6 and the resistor R6.
この出力回路ＢＣＬでは、出力電流をバイポーラ型トラ
ンジスタで形成するものであるため、０Ｍ０３回路等の
ように容量性負荷を高速に駆動することができる。In this output circuit BCL, since the output current is generated by a bipolar transistor, a capacitive load can be driven at high speed like the 0M03 circuit.
なお、内部ゲートを構成する論理回路ＢＣＬでは、０Ｍ
０３回路で論理ブロックを構成し、出力部に上記のよう
なカスケード接続された準コンプリメンタリプッシュプ
ル形態の出力トランジスタが設けられる。すなわち、ナ
ントゲート回路では、その入力数に応じて複数のＮチャ
ンネルＭＯ３ＦＥＴが直列形態に接続され、複数のＰチ
ャンネルＭＯＳ Ｆ ＥＴが並列形態に接続される。ノ
アゲート回路では、その入力数に応じて複数のＮチャン
ネルＭＯＳ Ｆ ＥＴが並列形態に接続され、複数のＰ
チャンネルＭＯ３ＦＥＴが直列形態に接続される。Note that in the logic circuit BCL that constitutes the internal gate, 0M
03 circuit constitutes a logic block, and the output section is provided with output transistors in a quasi-complementary push-pull configuration connected in cascade as described above. That is, in the Nant gate circuit, a plurality of N-channel MO3FETs are connected in series, and a plurality of P-channel MOS FETs are connected in parallel, depending on the number of inputs. In a NOR gate circuit, multiple N-channel MOS FETs are connected in parallel depending on the number of inputs, and multiple P
Channel MO3FETs are connected in series configuration.
第５図には、この発明に係る半導体集積回路装置のブロ
ック図が示されている。FIG. 5 shows a block diagram of a semiconductor integrated circuit device according to the present invention.
半導体集積回路装置ＬＳＩの周辺には、入出カバソファ
が配置され、その内部に内部ゲートが配置される。An input/output cover sofa is arranged around the semiconductor integrated circuit device LSI, and an internal gate is arranged inside the input/output cover sofa.
上記人出力バッファには、前記のような入力バッファと
出力バッファが設けられる。出カバソファは、図示しな
いが、前記のようなＣＭＯＳレベルの信号を差動回路等
に供給して、ＥＣＬレベルに変換し、エミッタフォロワ
形態の出力トランジスタを介して外部に送出させる出力
信号を形成する。The human output buffer is provided with an input buffer and an output buffer as described above. Although not shown, the output sofa supplies the above-mentioned CMOS level signal to a differential circuit or the like, converts it to an ECL level, and forms an output signal to be sent to the outside via an emitter follower type output transistor. .
上記入力バッファのうち、実質的に入カスレッシュホー
ルドレベルを決める入力回路とレベル変換回路には、同
図に点線で示すような電源供給線ＧＮＤ １とＶＥＥＩ
を配置し、その出力回路と内部ゲートには、電源供給線
ＧＮＤ２とＶＥＥ２を配置する。なお、出カバソファに
おける出力トランジスタには、特に制限されないが、上
記以外の電源供給線が設けられる。Of the input buffers mentioned above, the input circuit that essentially determines the input threshold level and the level conversion circuit are connected to power supply lines GND 1 and VEEI as shown by dotted lines in the figure.
is arranged, and power supply lines GND2 and VEE2 are arranged at its output circuit and internal gate. Note that the output transistor in the output sofa is provided with a power supply line other than those described above, although this is not particularly limited.
以上のゲートアレイにおいては、大力バッファを構成す
る差動回路ＥＣＬは、その出力レベルが接地電位ＧＮＤ
１を基準にして決められることから、上記接地電位Ｇ
ＮＤ １に対応した点Ａに生じるノイズは、ノイズマー
ジンの低下及び誤動作の原因になる。また、ＥＣＬレベ
ルの信号をＣＭＯＳレベルの信号に変換するレベル変換
回路ＬＶＣは、上記のような比較的小さな信号振幅のレ
ベルを増幅するものであり、上記接地電位ＧＮＤｌに対
応した点Ｂに生じるノイズは、切り換え時のスイッチン
グ速度の低下及び動作マージンの低下の原因となる。そ
れ故、上記２つの回路ＥＣＬとＬｖＣとが実質的な入カ
スレッシュホールドレベルを決めるものであり、他の回
路からのノイズが伝えられることを防止する必要がある
。この実施例では、上記回路専用の電源供給線ＧＮＤＩ
とＶＥＥｌを設けるものであるため、他の回路からのノ
イズがのることが防止でき、結果として動作マージンの
向上を図ることができる。In the above gate array, the differential circuit ECL constituting the large-power buffer has an output level equal to the ground potential GND.
Since it is determined based on 1, the above ground potential G
Noise generated at point A corresponding to ND1 causes a reduction in noise margin and malfunction. In addition, the level conversion circuit LVC that converts an ECL level signal to a CMOS level signal amplifies the level of a relatively small signal amplitude as described above, and the noise generated at the point B corresponding to the ground potential GNDl is This causes a decrease in switching speed and a decrease in operating margin during switching. Therefore, the above two circuits ECL and LvC determine the actual input threshold level, and it is necessary to prevent noise from other circuits from being transmitted. In this embodiment, the power supply line GNDI dedicated to the above circuit
Since the circuit and VEEL are provided, noise from other circuits can be prevented, and as a result, the operating margin can be improved.
これに対して、出力回路ＢＣＬは、前記のように電流駆
動能力が大きく、その入力側の回路であるレベル変換回
路ＬＶＣの約２０倍近い大きな電流供給能力を持つ。そ
れ故、信号の切り換え時に比較的大きなスイッチングノ
イズを電源供給線ＧＮＤ２やＶＥＥ２に発生させる。こ
のスイッチングノイズは、上記出力回路ＢＣＬのファン
アウト数に比例して大きくなり、ゲートアレイの性格上
比較的大きなファンアウト数になるから、上記出力回路
ＢＣＬでは大きなノイズを発生させる。On the other hand, the output circuit BCL has a large current drive capacity as described above, and has a current supply capacity approximately 20 times larger than that of the level conversion circuit LVC, which is the circuit on the input side. Therefore, relatively large switching noise is generated on the power supply lines GND2 and VEE2 when switching signals. This switching noise increases in proportion to the fan-out number of the output circuit BCL, and since the fan-out number is relatively large due to the nature of the gate array, large noise is generated in the output circuit BCL.
この出力回路ＢＣＬや内部ゲートを構成する論理回路Ｂ
ＣＬでは、その入出力の信号振幅は電源電圧ＶＥＥ２の
ように太き（、十分なレベルマージンを持つものである
。それ故、出力回路ＢＣＬと内部ゲートとを同じ電源供
給線ＧＮＤ２とＶＥＥ２により接続しも何等問題がない
。このような電源供給線の切り分けにより、上記出力回
路ＢＣＬで発生したノイズが差動回路ＥＣＬやレベル変
換回路ＬＶＣに伝えられことがなく、ＥＣＬレベルのよ
うに比較的小さな信号振幅の入力信号を受ける差動回路
ＥＣＬやレベル変換回路ＬＶＣでの動作マージンを確保
することができる。Logic circuit B that constitutes this output circuit BCL and internal gates
In CL, the input/output signal amplitude is as large as the power supply voltage VEE2 (and has sufficient level margin. Therefore, the output circuit BCL and the internal gate are connected by the same power supply line GND2 and VEE2. By separating the power supply lines in this way, the noise generated in the output circuit BCL is not transmitted to the differential circuit ECL or the level conversion circuit LVC, and the noise generated in the output circuit BCL is not transmitted to the differential circuit ECL or the level conversion circuit LVC. It is possible to secure an operating margin in the differential circuit ECL and the level conversion circuit LVC that receive input signals of signal amplitude.
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、
（１ルベル変換機能を持つ入力バッファにおいて、実質
的な入カスレッシュホールドレベルを決定する回路部分
と、それ以外の回路部分とで電源供給線を切り分けて設
けることにより、実質的な入カスレッシュホールドレベ
ルを決定する回路部分の電源供給線に他の回路で発生し
たノイズが伝えられないから動作マージンを大きくでき
るという効果が得られる。The effects obtained from the above examples are as follows. In other words, (1) In an input buffer with a level conversion function, by providing separate power supply lines for the circuit part that determines the actual input threshold level and the other circuit parts, the actual input Since noise generated in other circuits is not transmitted to the power supply line of the circuit portion that determines the threshold level, the effect of increasing the operating margin can be obtained.
（２）内部ゲートをＣＭＯＳ回路にバイポーラ型出力ト
ランジスタを加えた構成を採ることにより、高集積化と
低消費電力を図りつつ、高速化を実現した半導体集積回
路装置を得ることができるという効果が得られる。(2) By adopting a configuration in which the internal gate is a CMOS circuit plus a bipolar output transistor, it is possible to obtain a semiconductor integrated circuit device that achieves higher speed while achieving higher integration and lower power consumption. can get.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部ゲートは
、０Ｍ０３回路から構成されてもよい。この場合、入力
バッファの出力回路もそれに合わせて０Ｍ０３回路にさ
れる。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the above-mentioned Examples, and it goes without saying that various changes can be made without departing from the gist thereof. Nor. For example, the internal gate may be constructed from a 0M03 circuit. In this case, the output circuit of the input buffer is also made into a 0M03 circuit accordingly.
また、ＴＴＬレベルの入力を取り込むための入力バッフ
ァとして、前記のようなＥＣＬ人カバカバッファ段にＴ
ＴＬ／ＥＣＬのレベル変換回路を設ける構成としてもよ
い。入力バッファの差動回路ＥＣＬで複数入力を受ける
論理を採る構成としてもよい。また、ＥＣＬレベルをＣ
ＭＯＳレベルに変換するためのレベル変換回路の具体的
構成は何であってもよい。このように、入力バッファに
おける入力部やレベル変換部及び出力部の具体的構成は
、入力される信号レベルや、内部回路の信号レベルに応
じて種々の実施形態を採ることができるものである。In addition, as an input buffer for taking in TTL level input, T
A configuration may also be provided in which a TL/ECL level conversion circuit is provided. A configuration may be adopted in which the differential circuit ECL of the input buffer adopts a logic that receives a plurality of inputs. Also, set the ECL level to C.
The level conversion circuit for converting to MOS level may have any specific configuration. In this way, the specific configurations of the input section, level conversion section, and output section of the input buffer can take various embodiments depending on the input signal level and the signal level of the internal circuit.
この発明は、前記のようなレベル変換機能を備えた入力
バッファを具備するゲートアレイ等各種半導体集積回路
装置に広く利用できる。The present invention can be widely used in various semiconductor integrated circuit devices such as gate arrays equipped with input buffers having the above-mentioned level conversion function.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、レベル変換機能を持つ入力バッファにおい
て、実質的な入カスレッシュホールドレベルを決定する
回路部分と、それ以外の回路部分とで電源供給線を切り
分けて設けることにより、実質的な入カスレッシュホー
ルドレベルを決定する回路部分の電源供給線に他の回路
で発生したノイズが伝えられないから動作マージンを大
きくできる。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows. In other words, in an input buffer with a level conversion function, by providing separate power supply lines for the circuit part that determines the actual input threshold level and the other circuit parts, the actual input threshold level can be set separately. Since noise generated in other circuits is not transmitted to the power supply line of the circuit that determines the level, the operating margin can be increased.
第１図は、この発明の一実施例を示す要部ブロック図・
第２図は、その差動回路ＥＣＬの一実施例を示す具体的
回路図、
第３図は、そのレベル変換回路ＬＶＣの一実施例を示す
具体的回路図、
第４図は、その出力回路ＢＣＬの一実施例を示す具体的
回路図、
第５図は、この発明に係る半導体集積回路装置の電源供
給線の配置の一例を示すブロック図、第６図は、この発
明に先立って検討された入力バッファのブロック図であ
る。
ＬＳＩ・・半導体集積回路装置、ＥＣＬ・・差動回路、
ＬＶＣ・・レベル変換回路、ＢＣＬ・・出力回路（内部
論理ゲート）FIG. 1 is a block diagram of a main part showing an embodiment of the present invention. FIG. 2 is a specific circuit diagram showing an embodiment of the differential circuit ECL. FIG. 3 is a block diagram of the level conversion circuit LVC. FIG. 4 is a specific circuit diagram showing an embodiment of the output circuit BCL; FIG. 5 is a specific circuit diagram showing an embodiment of the output circuit BCL; FIG. FIG. 6, a block diagram showing an example, is a block diagram of an input buffer studied prior to the present invention. LSI: Semiconductor integrated circuit device, ECL: Differential circuit,
LVC: Level conversion circuit, BCL: Output circuit (internal logic gate)
Claims (1)
回路部分と、それ以外の回路部分とで電源供給線がそれ
ぞれ分離して設けられる入力バッファを具備することを
特徴とする半導体集積回路装置。 ２、上記入力バッファは、外部端子から供給される比較
的小さな信号振幅の入力信号を受ける入力部、その出力
信号を受けて内部回路の比較的大きな信号振幅に変換す
るレベル変換部及びレベル変換出力を受けて内部論理回
路に伝えられる入力信号を形成する出力部からなり、上
記実質的な入カスレッシュホールドレベルを決定する回
路部分である入力部及びレベル変換部を第１の電源供給
線に接続し、それ以外の回路部分である出力部を内部論
理回路と同じ第２の電源供給線に接続するものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、上記入力バッファの入力部は、ＥＣＬ信号を受ける
差動回路であり、レベル変換部はＥＣＬレベルをＣＭＯ
Ｓレベルに変換する回路であり、出力部は内部論理回路
と同じ構成のＢｉ−ＣＭＯＳ回路であることを特徴とす
る特許請求の範囲第２項記載の半導体集積回路装置。[Claims] 1. A semiconductor characterized by comprising an input buffer in which power supply lines are provided separately for a circuit portion that determines a substantial input threshold level and for other circuit portions. Integrated circuit device. 2. The input buffer has an input section that receives an input signal with a relatively small signal amplitude supplied from an external terminal, a level conversion section that receives the output signal and converts it into a relatively large signal amplitude of the internal circuit, and a level conversion output. an output section that forms an input signal that is received and transmitted to an internal logic circuit, and an input section that is a circuit section that determines the actual input threshold level and a level conversion section that are connected to the first power supply line. 2. The semiconductor integrated circuit device according to claim 1, wherein the output section, which is the other circuit section, is connected to the same second power supply line as the internal logic circuit. 3. The input section of the input buffer is a differential circuit that receives the ECL signal, and the level conversion section converts the ECL level into CMO.
3. The semiconductor integrated circuit device according to claim 2, wherein the circuit converts the signal to an S level, and the output section is a Bi-CMOS circuit having the same configuration as the internal logic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236089A JPH0284815A (en) | 1988-09-20 | 1988-09-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236089A JPH0284815A (en) | 1988-09-20 | 1988-09-20 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284815A true JPH0284815A (en) | 1990-03-26 |
Family
ID=16995559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236089A Pending JPH0284815A (en) | 1988-09-20 | 1988-09-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284815A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289345A (en) * | 1988-09-27 | 1990-03-29 | Seiko Epson Corp | Gate array device incorporating level shift circuit |
| JPH05218203A (en) * | 1991-11-20 | 1993-08-27 | Nec Corp | Semiconductor integrated circuit device |
| JPH05259869A (en) * | 1992-03-13 | 1993-10-08 | Mitsubishi Electric Corp | Input output circuit |
| JPH06140607A (en) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
| JP2009010980A (en) * | 2008-08-18 | 2009-01-15 | Renesas Technology Corp | Semiconductor integrated circuit |
-
1988
- 1988-09-20 JP JP63236089A patent/JPH0284815A/en active Pending
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| US6842045B2 (en) | 2000-05-19 | 2005-01-11 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
| US6859917B2 (en) | 2000-05-19 | 2005-02-22 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
| JP2009010980A (en) * | 2008-08-18 | 2009-01-15 | Renesas Technology Corp | Semiconductor integrated circuit |
| JP4602443B2 (en) * | 2008-08-18 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit |
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