JPS63180153A - キヤツシユ記憶のラインバツク制御方式 - Google Patents
キヤツシユ記憶のラインバツク制御方式Info
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- JPS63180153A JPS63180153A JP62011888A JP1188887A JPS63180153A JP S63180153 A JPS63180153 A JP S63180153A JP 62011888 A JP62011888 A JP 62011888A JP 1188887 A JP1188887 A JP 1188887A JP S63180153 A JPS63180153 A JP S63180153A
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- 238000003860 storage Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 6
- 230000002457 bidirectional effect Effects 0.000 abstract description 36
- 238000002360 preparation method Methods 0.000 abstract description 4
- 230000006870 function Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 8
- 230000004913 activation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュ記憶方式のデータ処理システムにお
いて、キャッシュ記憶から主記憶へのデータの吐出しく
ラインバック)制御に係り、特にラインバックデータ転
送の開始、中断、再開を必要とするデータ処理システム
に好適なラインバック制御方式に関する。
いて、キャッシュ記憶から主記憶へのデータの吐出しく
ラインバック)制御に係り、特にラインバックデータ転
送の開始、中断、再開を必要とするデータ処理システム
に好適なラインバック制御方式に関する。
一般に中型や大型のデータ処理システムにおいては、主
記憶上のデータの一部を格納する高速のキャッシュ記憶
を設け、該キャッシュ記憶をアクセスして目的のデータ
を入手することにより処理の高速化を図っている。
記憶上のデータの一部を格納する高速のキャッシュ記憶
を設け、該キャッシュ記憶をアクセスして目的のデータ
を入手することにより処理の高速化を図っている。
キャッシュ記憶は複数のラインからなり、各ラインのデ
ータは主記憶のラインアドレス境界でアドレス付けされ
、各ラインは複数の転送単位から構成される。ストアイ
ン方式では、データの書込み動作はキャッシュ記憶に対
して行い、そのラインがリプレース対象となった場合、
当該ラインのデータを主記憶へ吐出す。これをラインバ
ックと称している。
ータは主記憶のラインアドレス境界でアドレス付けされ
、各ラインは複数の転送単位から構成される。ストアイ
ン方式では、データの書込み動作はキャッシュ記憶に対
して行い、そのラインがリプレース対象となった場合、
当該ラインのデータを主記憶へ吐出す。これをラインバ
ックと称している。
従来、この種キャッシュ記憶方式のデータ処理システム
において、キャッシュ記憶から主記憶へのラインの吐出
しデータを蓄積するデータスタックを設け、ラインバッ
クと並行に主記憶からキャッシュ記憶へのデータ転送(
ライン転送)を可能にすることが知られている。なお、
これに関連する公知文献としては、例えば特公昭59−
36350号報を挙げることができる。
において、キャッシュ記憶から主記憶へのラインの吐出
しデータを蓄積するデータスタックを設け、ラインバッ
クと並行に主記憶からキャッシュ記憶へのデータ転送(
ライン転送)を可能にすることが知られている。なお、
これに関連する公知文献としては、例えば特公昭59−
36350号報を挙げることができる。
システムが大型化すると、必然的にシステム全体のハー
ドウェア量が増大するため、出来るだけ資源を共用する
必要が生じる。しかしながら、上記従来技術では、主記
憶からキャッシュ記憶へのデータ転送(ライン転送)と
キャッシュ記憶から主記憶へのデータ転送(ラインバッ
ク)で資源を共用することに関して配慮されておらず、
ライン転送とラインバックを並行して行うためには、デ
ータバスやエラー検出訂正回路(FCC回路)等を別々
に用意する必要があり、キャッシュ記憶と主記憶間のイ
ンターフェイスケーブル本数の増加、FCC回路等の使
用資源の増加が免かれなかった。
ドウェア量が増大するため、出来るだけ資源を共用する
必要が生じる。しかしながら、上記従来技術では、主記
憶からキャッシュ記憶へのデータ転送(ライン転送)と
キャッシュ記憶から主記憶へのデータ転送(ラインバッ
ク)で資源を共用することに関して配慮されておらず、
ライン転送とラインバックを並行して行うためには、デ
ータバスやエラー検出訂正回路(FCC回路)等を別々
に用意する必要があり、キャッシュ記憶と主記憶間のイ
ンターフェイスケーブル本数の増加、FCC回路等の使
用資源の増加が免かれなかった。
一方、ライン転送とラインバックで資源を共用しようと
すると、ライン転送とラインバックの並列的動作が不可
能になり、性能が低下するという問題があった。
すると、ライン転送とラインバックの並列的動作が不可
能になり、性能が低下するという問題があった。
本発明の目的は、キャッシュ記憶方式のデータ処理シス
テムにおいて、性能を低下させることなく、ライン転送
とラインバックで資源を共用し、使用するハードウェア
量を軽減することにある。
テムにおいて、性能を低下させることなく、ライン転送
とラインバックで資源を共用し、使用するハードウェア
量を軽減することにある。
本発明は、キャッシュ記憶側にキャッシュ記憶から読出
した複数の転送単位を保持する第1のスタック手段を、
主記憶側に前記第1のスタック手段より転送される複数
の転送単位を保持する第2のスタック手段を設けると共
に、キャッシュ記憶側から主記憶へのラインバックデー
タ転送の開始、中断、再開を制御する制御手段を設ける
。
した複数の転送単位を保持する第1のスタック手段を、
主記憶側に前記第1のスタック手段より転送される複数
の転送単位を保持する第2のスタック手段を設けると共
に、キャッシュ記憶側から主記憶へのラインバックデー
タ転送の開始、中断、再開を制御する制御手段を設ける
。
キャッシュ記憶側の第1のスタック手段は、キャッシュ
記憶から読み出したラインバックデータの複数の転送単
位を保持する。主記憶側の第2のスタック手段は、第1
のスタック手段より転送された複数の転送単位を保持し
、主記憶へ書込む。
記憶から読み出したラインバックデータの複数の転送単
位を保持する。主記憶側の第2のスタック手段は、第1
のスタック手段より転送された複数の転送単位を保持し
、主記憶へ書込む。
制御手段は、第1のスタック手段から第2のスタック手
段へのラインバックデータのいかなる転送単位を転送中
でも、その転送単位の転送終了後、転送を中断し、次の
転送単位から転送を再開せしめる。
段へのラインバックデータのいかなる転送単位を転送中
でも、その転送単位の転送終了後、転送を中断し、次の
転送単位から転送を再開せしめる。
これにより、ライン転送とラインバックで共通資源(例
えば双方向バス、FCC回路等)を用いた場合、ライン
転送が開始する時刻にラインバックを中断して、ライン
転送用に共通資源を開放し、ライン転送を最優先で処理
することができる。ライン転送が終了すると再びライン
バックを開始すれば、キャッシュ記憶と主記憶間のライ
ンバックデータが誤動作することがない。
えば双方向バス、FCC回路等)を用いた場合、ライン
転送が開始する時刻にラインバックを中断して、ライン
転送用に共通資源を開放し、ライン転送を最優先で処理
することができる。ライン転送が終了すると再びライン
バックを開始すれば、キャッシュ記憶と主記憶間のライ
ンバックデータが誤動作することがない。
以下、本発明の一実施例について図面により説明する。
第1図は本発明の一実施例で、データ処理装置、主記憶
装置およびそのインターフェイスを示したものである。
装置およびそのインターフェイスを示したものである。
データ処理装置100は、ストアイン方式のキャッシュ
記憶1.ECC回路2、ラインバック用読出しデータス
タック3、双方向バス切替回路4および5.キャッシュ
記憶ヒツト検出回路6、制御回路A7などを具備してい
る。主記憶装置200は、双方向バス切替回路8および
9、ラインバック用読出しデータスタック3からの転送
データをスタックする主記憶書込み用データスタック1
0、主記憶11、主記憶11から読出したライン転送デ
ータをスタックするデータスタック12および制御回路
813などを具備している。
記憶1.ECC回路2、ラインバック用読出しデータス
タック3、双方向バス切替回路4および5.キャッシュ
記憶ヒツト検出回路6、制御回路A7などを具備してい
る。主記憶装置200は、双方向バス切替回路8および
9、ラインバック用読出しデータスタック3からの転送
データをスタックする主記憶書込み用データスタック1
0、主記憶11、主記憶11から読出したライン転送デ
ータをスタックするデータスタック12および制御回路
813などを具備している。
データ処理装置1100と主記憶袋[200の間は、ラ
イン転送とラインバックの共通資源である双方向バス1
4で接続されている。
イン転送とラインバックの共通資源である双方向バス1
4で接続されている。
キャッシュ記憶1に対し命令処理装置からデータ要求リ
クエストが発せられると、データ処理装置100内では
、キャッシュ記憶1に所望データが存在するかどうかヒ
ツト検出回路6により検出する。この論理は周知である
ので、こ\では省略する。所望データがキャッシュ記憶
1に存在する場合は、キャッシュ記憶1より所望データ
を含む1ブロツク(128バイトとする)を読出し、E
CC回路2を通して命令処理装置へ送出する。所望デー
タがキャッシュ記憶1にない場合は、データ処理装置1
00は主記憶装置200に対してライン転送リクエスト
を発し、主記憶11より所望データを含む1ライン(5
12バイトとする)を受取り、キャッシュ記憶1に格納
するとNもに所望データを含む1ブロツク(128バイ
ト)をECC回路2を通して命令主記憶装置へ送出する
。
クエストが発せられると、データ処理装置100内では
、キャッシュ記憶1に所望データが存在するかどうかヒ
ツト検出回路6により検出する。この論理は周知である
ので、こ\では省略する。所望データがキャッシュ記憶
1に存在する場合は、キャッシュ記憶1より所望データ
を含む1ブロツク(128バイトとする)を読出し、E
CC回路2を通して命令処理装置へ送出する。所望デー
タがキャッシュ記憶1にない場合は、データ処理装置1
00は主記憶装置200に対してライン転送リクエスト
を発し、主記憶11より所望データを含む1ライン(5
12バイトとする)を受取り、キャッシュ記憶1に格納
するとNもに所望データを含む1ブロツク(128バイ
ト)をECC回路2を通して命令主記憶装置へ送出する
。
以下では、命令処理装置からのリクエストに対する所望
データがキャッシュ記憶1にない場合につき詳しく説明
する。
データがキャッシュ記憶1にない場合につき詳しく説明
する。
主記憶11からキャッシュ記憶1に所望ラインを取込む
場合、キャッシュ記憶1上のリプレース対象エントリを
決定する。ストアイン方式のキャッシュ記憶1では、リ
プレース対象エントリの内容が主記憶11の内容と異な
る場合、該エントリの内容の主記憶に対する吐出し、す
なわちラインバックが必要であり、リプレース対象エン
トリの内容が主記憶11の内容と同一であればラインバ
ックの必要はない。
場合、キャッシュ記憶1上のリプレース対象エントリを
決定する。ストアイン方式のキャッシュ記憶1では、リ
プレース対象エントリの内容が主記憶11の内容と異な
る場合、該エントリの内容の主記憶に対する吐出し、す
なわちラインバックが必要であり、リプレース対象エン
トリの内容が主記憶11の内容と同一であればラインバ
ックの必要はない。
いま所望データがキャッシュ記憶1上にない判定がヒツ
ト検出回路6により下されると、データ処理装置100
から主記憶装置200に対してライン転送リクエストが
送出される。この時、ラインバックが不要であると、ヒ
ツト検出回路6は制御回路A7、制御回路B13に対し
てラインバック不要信号を送出する。制御回路A7はデ
ータ処理装置側の双方向バス切替回路4をOFF、5を
ONとし、また、制御回路B13は主記憶装置側の双方
向バス切替回路8をOFF、9をONとする。これによ
り、双方向バス14は主記憶袋[20oからデータ処理
装置100へのデータ転送、すなわちライン許可モード
に切替わる。主記憶11から読出された1ライン(51
2バイト)分のライン転送データは、転送単位(32バ
イトとする)ごとに各データスタック12にスタックさ
れ、32バイトの双方向バス14を通して16回に分け
てデータ処理装置側に転送され、キャッシュ記憶1に書
込まれると同時に所望データが命令処理装置に転送され
る。これにより、ライン転送処理が完了する。
ト検出回路6により下されると、データ処理装置100
から主記憶装置200に対してライン転送リクエストが
送出される。この時、ラインバックが不要であると、ヒ
ツト検出回路6は制御回路A7、制御回路B13に対し
てラインバック不要信号を送出する。制御回路A7はデ
ータ処理装置側の双方向バス切替回路4をOFF、5を
ONとし、また、制御回路B13は主記憶装置側の双方
向バス切替回路8をOFF、9をONとする。これによ
り、双方向バス14は主記憶袋[20oからデータ処理
装置100へのデータ転送、すなわちライン許可モード
に切替わる。主記憶11から読出された1ライン(51
2バイト)分のライン転送データは、転送単位(32バ
イトとする)ごとに各データスタック12にスタックさ
れ、32バイトの双方向バス14を通して16回に分け
てデータ処理装置側に転送され、キャッシュ記憶1に書
込まれると同時に所望データが命令処理装置に転送され
る。これにより、ライン転送処理が完了する。
所望データがキャッシュ記憶1上になくかつラインバッ
クを必要とする場合は、データ処理装置100から主記
憶装置200に対してライン転送リクエストを送出した
後、ヒツト検出回路6は制御回路A7および制御回路B
13に対しラインバック要求信号を送出する。ラインバ
ック要求信号を受けとった制御回路A7は、データ処理
装置側の双方向バス切替回路4をON、5をOFFとす
る。同様に制御回路B13は、主記憶装置側の双方向バ
ス切替回路8をON、9をOFFにする。
クを必要とする場合は、データ処理装置100から主記
憶装置200に対してライン転送リクエストを送出した
後、ヒツト検出回路6は制御回路A7および制御回路B
13に対しラインバック要求信号を送出する。ラインバ
ック要求信号を受けとった制御回路A7は、データ処理
装置側の双方向バス切替回路4をON、5をOFFとす
る。同様に制御回路B13は、主記憶装置側の双方向バ
ス切替回路8をON、9をOFFにする。
これと並行して、キャッシュ記憶1上のラインバックデ
ータ(512バイト)は32バイト単位で16回読出さ
れ、ECC回路2でエラーチェック訂正後転送単位(3
2バイト)ごとに各スタック3に格納される。このとき
、双方向バス14がデータ処理装置100から主記憶装
置200へのラインバック許可モードになっていれば、
転送単位ごとにスタック3からスタック10に対してラ
インバックデータの転送を開始する。
ータ(512バイト)は32バイト単位で16回読出さ
れ、ECC回路2でエラーチェック訂正後転送単位(3
2バイト)ごとに各スタック3に格納される。このとき
、双方向バス14がデータ処理装置100から主記憶装
置200へのラインバック許可モードになっていれば、
転送単位ごとにスタック3からスタック10に対してラ
インバックデータの転送を開始する。
ラインバックデータ転送途中に、ライン転送データが主
記憶11から読出されてライン転送の準備が完了すると
、主記憶装置200はデータ処理装置t100に対して
ライン転送プリアドバイス信号を送出する。ライン転送
プリアドバンス信号を受取った制御回路A7はスタック
3からのデータ送出を停止すると共に、ライン転送用に
データ処理装置側の双方向バス切替回路4をOFF、5
をONとする。この制御回路A7の動作と並行して、制
御回路B13は主記憶装置側双方向バス切替回路8をO
FF、9をONにする。これにより、双方向バス14が
ライン転送許可モードになれば。
記憶11から読出されてライン転送の準備が完了すると
、主記憶装置200はデータ処理装置t100に対して
ライン転送プリアドバイス信号を送出する。ライン転送
プリアドバンス信号を受取った制御回路A7はスタック
3からのデータ送出を停止すると共に、ライン転送用に
データ処理装置側の双方向バス切替回路4をOFF、5
をONとする。この制御回路A7の動作と並行して、制
御回路B13は主記憶装置側双方向バス切替回路8をO
FF、9をONにする。これにより、双方向バス14が
ライン転送許可モードになれば。
ライン転送データが、スタック12より32バストの転
送単位で16回(合計512バイト)転送され、キャッ
シュ記憶1に書込まれると同時に所望データが命令処理
装置に転送される。
送単位で16回(合計512バイト)転送され、キャッ
シュ記憶1に書込まれると同時に所望データが命令処理
装置に転送される。
ライン転送が終了すると、主記憶装置200よりデータ
制御装置100に対しライン転送終了信号を送出する。
制御装置100に対しライン転送終了信号を送出する。
ライン転送終了信号を受取った制御回路A7はデータ処
理装置側双方向バス切替回路4をON、5をOFFとし
、この動作と並行して制御回路B13は主記憶装置側双
方向バス切替回路8をON、9をOFFとする。これに
より、双方向バス14が再びラインバック許可モードに
なれば、中断していたラインバックを再び開始し、全転
送単位がスタック10に格納された後主記憶11に書込
まれ、ラインバックがある場合のミスキャッシュの動作
を完了する。
理装置側双方向バス切替回路4をON、5をOFFとし
、この動作と並行して制御回路B13は主記憶装置側双
方向バス切替回路8をON、9をOFFとする。これに
より、双方向バス14が再びラインバック許可モードに
なれば、中断していたラインバックを再び開始し、全転
送単位がスタック10に格納された後主記憶11に書込
まれ、ラインバックがある場合のミスキャッシュの動作
を完了する。
第2図はキャッシュ記憶1と主記憶11の周辺回路及び
制御回路A7、制御回路B13の詳細ブロック図を示し
たものである。
制御回路A7、制御回路B13の詳細ブロック図を示し
たものである。
キャッシュミスが生じ、ラインバックが不要な場合は、
ヒツト検出回路6によりライン転送要求信号15、およ
びラインバック不要信号17が送出される。ライン転送
要求信号15により主記憶起動回路28は主記憶起動信
号42を送出し、主記憶11からのデータ読出しを起動
する。また。
ヒツト検出回路6によりライン転送要求信号15、およ
びラインバック不要信号17が送出される。ライン転送
要求信号15により主記憶起動回路28は主記憶起動信
号42を送出し、主記憶11からのデータ読出しを起動
する。また。
ラインバック不要信号17により、フリップフロップ2
2.26がリセット、フリッププロップ23および27
がセットされることにより、バス切替回路5,9はON
、バス切替回路4,8はOFFとなり、双方向バス14
は主記憶11からキャッシュ記憶1へのデータ転送モー
ドに設定される。
2.26がリセット、フリッププロップ23および27
がセットされることにより、バス切替回路5,9はON
、バス切替回路4,8はOFFとなり、双方向バス14
は主記憶11からキャッシュ記憶1へのデータ転送モー
ドに設定される。
主記憶11からの読出しが始まると、主記憶起動回路2
8は読出しデータレジスタ36,37.38(第1図の
スタック12に相当する)のセット信号43を送出し、
512バイトのデータを1度に読出しデータレジスタ3
6,37.38にセットする。読出しデータが読出しレ
ジスタ36,37.38にセットされると、ターゲット
選択回路29からターゲット選択信号がセレクタ回路4
0に送出され、ターゲットデータから順番に32バイト
の転送単位で16回に分け、バス切替回路9、双方向バ
ス14、バス切替回路5経出でキャッシュ記憶1に51
2バイトのデータが送出される。
8は読出しデータレジスタ36,37.38(第1図の
スタック12に相当する)のセット信号43を送出し、
512バイトのデータを1度に読出しデータレジスタ3
6,37.38にセットする。読出しデータが読出しレ
ジスタ36,37.38にセットされると、ターゲット
選択回路29からターゲット選択信号がセレクタ回路4
0に送出され、ターゲットデータから順番に32バイト
の転送単位で16回に分け、バス切替回路9、双方向バ
ス14、バス切替回路5経出でキャッシュ記憶1に51
2バイトのデータが送出される。
ライン転送が終了すると、フリップフロップ23゜27
はリセットされる。
はリセットされる。
キャッシュミスが生じ、ラインバックが必要な場合は、
ライン転送のみの場合と同様にライン転送要求信号15
が制御回路B13に対して送出され、主記憶起動回路2
8は主記憶11に対し主記憶起動信号42を送出する。
ライン転送のみの場合と同様にライン転送要求信号15
が制御回路B13に対して送出され、主記憶起動回路2
8は主記憶11に対し主記憶起動信号42を送出する。
この動作と同時して制御回路A7に対してラインバック
要求信号18が送出され、フリップフロップ23および
27がリセット、フリップフロップ22および26がセ
ットされることにより、バス切替回路4,8はON、バ
ス切替回路5,9はOFFとなり、双方向バス14はキ
ャッシュ記憶1から主記憶11へのデータ転送モードに
設定される。ラインバックデータがキャッシュ記憶1よ
り読出されると、キャッシュ続出信号16が活性化し、
計数回路A19、計数回路B20は16個の読出しデー
タレジスタ30.31.32 (第1図のスタック3に
相当する)およびセレクタ39を制御するために計数動
作を開始する。ラインバック時のキャッシュ記憶1から
のデータ読出し順序はライン内アドレスの小さい順に行
われるため、読出しデータは計数回路A19の計数値に
従い、読出しデータレジスタ30から順番にスタックさ
れる。それと同期してセレクタ39は計数回路B20の
計数値に従いデータレジスタ30から順番にセレクトす
る。このようにして、キャッシュ記憶1からの読出しデ
ーは32バイトの転送単位でバス切替回路4、双方向バ
ス14.バス切替回路8を通り、計数回路B20に制御
される16個の主記憶書込みデータレジスタ33,34
.35 (第1図のスタック10に相当する)の33か
ら順番にスタックされる。
要求信号18が送出され、フリップフロップ23および
27がリセット、フリップフロップ22および26がセ
ットされることにより、バス切替回路4,8はON、バ
ス切替回路5,9はOFFとなり、双方向バス14はキ
ャッシュ記憶1から主記憶11へのデータ転送モードに
設定される。ラインバックデータがキャッシュ記憶1よ
り読出されると、キャッシュ続出信号16が活性化し、
計数回路A19、計数回路B20は16個の読出しデー
タレジスタ30.31.32 (第1図のスタック3に
相当する)およびセレクタ39を制御するために計数動
作を開始する。ラインバック時のキャッシュ記憶1から
のデータ読出し順序はライン内アドレスの小さい順に行
われるため、読出しデータは計数回路A19の計数値に
従い、読出しデータレジスタ30から順番にスタックさ
れる。それと同期してセレクタ39は計数回路B20の
計数値に従いデータレジスタ30から順番にセレクトす
る。このようにして、キャッシュ記憶1からの読出しデ
ーは32バイトの転送単位でバス切替回路4、双方向バ
ス14.バス切替回路8を通り、計数回路B20に制御
される16個の主記憶書込みデータレジスタ33,34
.35 (第1図のスタック10に相当する)の33か
ら順番にスタックされる。
主記憶11への書込みは主記憶書込みデータレジスタ3
3,34.35に全てのデータ(512バイト)がそろ
うまで行わない。
3,34.35に全てのデータ(512バイト)がそろ
うまで行わない。
ラインバック動作中に主記憶11のライン転送の準備が
完了すると、主記憶起動回路28よりライン転送プリア
ドバンス信号24が送出され、計数回路B20の計数が
停止し、ラインバックデータ送出が一時中断する。また
、同時にプリアドバンス信号24により、フリップフロ
ップ22および26がリセット、フリップフロップ23
および27がセットされることにより、双方向バス14
は主記憶11からキャッシュ記憶1へのライン転送モー
ドに設定され、ライン転送が行われる。ライン転送動作
はラインバックがない場合と同様である。ライン転送デ
ータ送出中も計数回路A19は動作しており、キャッシ
ュ記憶1からのラインバックデータは読出しデータレジ
スタ30,31゜32に継続的にスタックされる。
完了すると、主記憶起動回路28よりライン転送プリア
ドバンス信号24が送出され、計数回路B20の計数が
停止し、ラインバックデータ送出が一時中断する。また
、同時にプリアドバンス信号24により、フリップフロ
ップ22および26がリセット、フリップフロップ23
および27がセットされることにより、双方向バス14
は主記憶11からキャッシュ記憶1へのライン転送モー
ドに設定され、ライン転送が行われる。ライン転送動作
はラインバックがない場合と同様である。ライン転送デ
ータ送出中も計数回路A19は動作しており、キャッシ
ュ記憶1からのラインバックデータは読出しデータレジ
スタ30,31゜32に継続的にスタックされる。
ライン転送が終了すると、主記憶起動回路28よりライ
ン転送終了信号25が送出され、フリップフロップ23
および27がリセット、フリップフロップ22および2
6がセットされることにより、双方向バス14がキャッ
シュ記憶から主記憶11へのデータ転送モードに再設定
されると\もに計数回路B20が再起動され、キャッシ
ュ読出しデータレジスタ30,31.32から残りのラ
インバックデータが主記憶11に対し送出される。
ン転送終了信号25が送出され、フリップフロップ23
および27がリセット、フリップフロップ22および2
6がセットされることにより、双方向バス14がキャッ
シュ記憶から主記憶11へのデータ転送モードに再設定
されると\もに計数回路B20が再起動され、キャッシ
ュ読出しデータレジスタ30,31.32から残りのラ
インバックデータが主記憶11に対し送出される。
このようにして、ラインバックデータが主記憶書込みデ
ータレジスタ33,34.35に全てそろえば、一括し
て主記憶11への書込みを行い、ラインバック動作を完
了する。
ータレジスタ33,34.35に全てそろえば、一括し
て主記憶11への書込みを行い、ラインバック動作を完
了する。
なお、制御回路A7は外部インターフェイスとして計数
回路B20を起動する信号44、計数を中断する信号4
5.計数を再開する信号46および双方向バス切替信号
47.48を持っており、外部から任意に制御可能であ
る。
回路B20を起動する信号44、計数を中断する信号4
5.計数を再開する信号46および双方向バス切替信号
47.48を持っており、外部から任意に制御可能であ
る。
第3図はキャッシュミス時でラインバックが必要な場合
の本発明を適用したときのタイミングヤードである。キ
ャッシュ記憶1より転送単位(32バイト)ずつ16回
に分けて読出されたデータは、2サイクル後にECC回
路2を通ってスタックされた後、ラインバック許可モー
ドとなった双方向バス14を通してラインバックが行わ
れる。
の本発明を適用したときのタイミングヤードである。キ
ャッシュ記憶1より転送単位(32バイト)ずつ16回
に分けて読出されたデータは、2サイクル後にECC回
路2を通ってスタックされた後、ラインバック許可モー
ドとなった双方向バス14を通してラインバックが行わ
れる。
13個目のラインバック転送単位の転送が終了した時点
でライン転送の準備が完了し、双方向バス14がライン
転送許可モードに切替わり、主記憶11からのライン転
送が行われる。ライン転送が終了すると、双方向バス1
4を再びラインバック許可モードに切替え、スタック3
に保持されていた残り3個のラインバック転送転送単位
を主記憶書込み用スタック10に転送し、全てのデータ
がそろうと主記憶11に書込んでライン転送処理を完了
する。
でライン転送の準備が完了し、双方向バス14がライン
転送許可モードに切替わり、主記憶11からのライン転
送が行われる。ライン転送が終了すると、双方向バス1
4を再びラインバック許可モードに切替え、スタック3
に保持されていた残り3個のラインバック転送転送単位
を主記憶書込み用スタック10に転送し、全てのデータ
がそろうと主記憶11に書込んでライン転送処理を完了
する。
本発明にれば、キャッシュ記憶から主記憶へのラインバ
ックデータ転送を開始、中断、再開する機能を持たせる
ことにより、ライン転送の性能を低下させることなく、
ラインバック、ライン転送で資源を共用させることがで
き、ハードウェア量を減少する効果がある。
ックデータ転送を開始、中断、再開する機能を持たせる
ことにより、ライン転送の性能を低下させることなく、
ラインバック、ライン転送で資源を共用させることがで
き、ハードウェア量を減少する効果がある。
第1図は本発明の一実施例のブロック図、第2図は第1
図における主要部の詳細ブロック図、第3図は本発明の
詳細な説明するためのタイミングチャートである。 1・・・キャッシュ記憶、 2・・・FCC回路、3
・・・ラインバック用読出しデータスタック、4.5,
8.9・・・双方向バス切替回路、6・・・ヒツト検出
回路、 7・・・制御回路A、10・・・主記憶書込み
用データスタック、11・・・主記憶、 12・・・主記憶読出し用データスタック、13・・・
制御回路B、 14・・・双方向バス。
図における主要部の詳細ブロック図、第3図は本発明の
詳細な説明するためのタイミングチャートである。 1・・・キャッシュ記憶、 2・・・FCC回路、3
・・・ラインバック用読出しデータスタック、4.5,
8.9・・・双方向バス切替回路、6・・・ヒツト検出
回路、 7・・・制御回路A、10・・・主記憶書込み
用データスタック、11・・・主記憶、 12・・・主記憶読出し用データスタック、13・・・
制御回路B、 14・・・双方向バス。
Claims (1)
- (1)主記憶上の複数のラインデータを格納するキャッ
シュ記憶を具備してなるデータ処理システムにおいて、
キャッシュ記憶側にラインバックのためにキャッシュ記
憶から読出した複数の転送単位データを保持する第1の
スタック手段を、主記憶側に前記第1のスタック手段よ
り転送される複数の転送単位データを保持する第2のス
タック手段を設けると共に、前記第1のスタック手段か
ら第2のスタック手段へのデータ転送の開始、中断およ
び再開を制御する制御手段を設けたことを特徴とするキ
ャッシュ記憶のラインバック制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62011888A JPS63180153A (ja) | 1987-01-21 | 1987-01-21 | キヤツシユ記憶のラインバツク制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62011888A JPS63180153A (ja) | 1987-01-21 | 1987-01-21 | キヤツシユ記憶のラインバツク制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63180153A true JPS63180153A (ja) | 1988-07-25 |
Family
ID=11790264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62011888A Pending JPS63180153A (ja) | 1987-01-21 | 1987-01-21 | キヤツシユ記憶のラインバツク制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63180153A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01314354A (ja) * | 1988-06-13 | 1989-12-19 | Fujitsu Ltd | キャッシュメモリ制御方式 |
JPH0282330A (ja) * | 1988-09-20 | 1990-03-22 | Fujitsu Ltd | ムーブアウト・システム |
JPH04229484A (ja) * | 1990-07-23 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | Dramの回復を制御する方法 |
US20080126666A1 (en) * | 2006-11-29 | 2008-05-29 | Piyush Chunilal Patel | Method to save bus switching power and reduce noise in an engineered bus |
-
1987
- 1987-01-21 JP JP62011888A patent/JPS63180153A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01314354A (ja) * | 1988-06-13 | 1989-12-19 | Fujitsu Ltd | キャッシュメモリ制御方式 |
JPH0282330A (ja) * | 1988-09-20 | 1990-03-22 | Fujitsu Ltd | ムーブアウト・システム |
JPH04229484A (ja) * | 1990-07-23 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | Dramの回復を制御する方法 |
US20080126666A1 (en) * | 2006-11-29 | 2008-05-29 | Piyush Chunilal Patel | Method to save bus switching power and reduce noise in an engineered bus |
US8495272B2 (en) * | 2006-11-29 | 2013-07-23 | International Business Machines Corporation | Method to save bus switching power and reduce noise in an engineered bus |
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