JPS63180153A - キヤツシユ記憶のラインバツク制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュ記憶方式のデータ処理システムにお
いて、キャッシュ記憶から主記憶へのデータの吐出しく
ラインバック）制御に係り、特にラインバックデータ転
送の開始、中断、再開を必要とするデータ処理システム
に好適なラインバック制御方式に関する。

〔従来の技術〕

一般に中型や大型のデータ処理システムにおいては、主
記憶上のデータの一部を格納する高速のキャッシュ記憶
を設け、該キャッシュ記憶をアクセスして目的のデータ
を入手することにより処理の高速化を図っている。

キャッシュ記憶は複数のラインからなり、各ラインのデ
ータは主記憶のラインアドレス境界でアドレス付けされ
、各ラインは複数の転送単位から構成される。ストアイ
ン方式では、データの書込み動作はキャッシュ記憶に対
して行い、そのラインがリプレース対象となった場合、
当該ラインのデータを主記憶へ吐出す。これをラインバ
ックと称している。

従来、この種キャッシュ記憶方式のデータ処理システム
において、キャッシュ記憶から主記憶へのラインの吐出
しデータを蓄積するデータスタックを設け、ラインバッ
クと並行に主記憶からキャッシュ記憶へのデータ転送（
ライン転送）を可能にすることが知られている。なお、
これに関連する公知文献としては、例えば特公昭５９−
３６３５０号報を挙げることができる。

〔発明が解決しようとする問題点〕

システムが大型化すると、必然的にシステム全体のハー
ドウェア量が増大するため、出来るだけ資源を共用する
必要が生じる。しかしながら、上記従来技術では、主記
憶からキャッシュ記憶へのデータ転送（ライン転送）と
キャッシュ記憶から主記憶へのデータ転送（ラインバッ
ク）で資源を共用することに関して配慮されておらず、
ライン転送とラインバックを並行して行うためには、デ
ータバスやエラー検出訂正回路（ＦＣＣ回路）等を別々
に用意する必要があり、キャッシュ記憶と主記憶間のイ
ンターフェイスケーブル本数の増加、ＦＣＣ回路等の使
用資源の増加が免かれなかった。

一方、ライン転送とラインバックで資源を共用しようと
すると、ライン転送とラインバックの並列的動作が不可
能になり、性能が低下するという問題があった。

本発明の目的は、キャッシュ記憶方式のデータ処理シス
テムにおいて、性能を低下させることなく、ライン転送
とラインバックで資源を共用し、使用するハードウェア
量を軽減することにある。

〔問題点を解決するための手段〕

本発明は、キャッシュ記憶側にキャッシュ記憶から読出
した複数の転送単位を保持する第１のスタック手段を、
主記憶側に前記第１のスタック手段より転送される複数
の転送単位を保持する第２のスタック手段を設けると共
に、キャッシュ記憶側から主記憶へのラインバックデー
タ転送の開始、中断、再開を制御する制御手段を設ける
。

〔作　用〕

キャッシュ記憶側の第１のスタック手段は、キャッシュ
記憶から読み出したラインバックデータの複数の転送単
位を保持する。主記憶側の第２のスタック手段は、第１
のスタック手段より転送された複数の転送単位を保持し
、主記憶へ書込む。

制御手段は、第１のスタック手段から第２のスタック手
段へのラインバックデータのいかなる転送単位を転送中
でも、その転送単位の転送終了後、転送を中断し、次の
転送単位から転送を再開せしめる。

これにより、ライン転送とラインバックで共通資源（例
えば双方向バス、ＦＣＣ回路等）を用いた場合、ライン
転送が開始する時刻にラインバックを中断して、ライン
転送用に共通資源を開放し、ライン転送を最優先で処理
することができる。ライン転送が終了すると再びライン
バックを開始すれば、キャッシュ記憶と主記憶間のライ
ンバックデータが誤動作することがない。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の一実施例で、データ処理装置、主記憶
装置およびそのインターフェイスを示したものである。

データ処理装置１００は、ストアイン方式のキャッシュ
記憶１．ＥＣＣ回路２、ラインバック用読出しデータス
タック３、双方向バス切替回路４および５．キャッシュ
記憶ヒツト検出回路６、制御回路Ａ７などを具備してい
る。主記憶装置２００は、双方向バス切替回路８および
９、ラインバック用読出しデータスタック３からの転送
データをスタックする主記憶書込み用データスタック１
０、主記憶１１、主記憶１１から読出したライン転送デ
ータをスタックするデータスタック１２および制御回路
８１３などを具備している。

データ処理装置１１００と主記憶袋［２００の間は、ラ
イン転送とラインバックの共通資源である双方向バス１
４で接続されている。

キャッシュ記憶１に対し命令処理装置からデータ要求リ
クエストが発せられると、データ処理装置１００内では
、キャッシュ記憶１に所望データが存在するかどうかヒ
ツト検出回路６により検出する。この論理は周知である
ので、こ＼では省略する。所望データがキャッシュ記憶
１に存在する場合は、キャッシュ記憶１より所望データ
を含む１ブロツク（１２８バイトとする）を読出し、Ｅ
ＣＣ回路２を通して命令処理装置へ送出する。所望デー
タがキャッシュ記憶１にない場合は、データ処理装置１
００は主記憶装置２００に対してライン転送リクエスト
を発し、主記憶１１より所望データを含む１ライン（５
１２バイトとする）を受取り、キャッシュ記憶１に格納
するとＮもに所望データを含む１ブロツク（１２８バイ
ト）をＥＣＣ回路２を通して命令主記憶装置へ送出する
。

以下では、命令処理装置からのリクエストに対する所望
データがキャッシュ記憶１にない場合につき詳しく説明
する。

主記憶１１からキャッシュ記憶１に所望ラインを取込む
場合、キャッシュ記憶１上のリプレース対象エントリを
決定する。ストアイン方式のキャッシュ記憶１では、リ
プレース対象エントリの内容が主記憶１１の内容と異な
る場合、該エントリの内容の主記憶に対する吐出し、す
なわちラインバックが必要であり、リプレース対象エン
トリの内容が主記憶１１の内容と同一であればラインバ
ックの必要はない。

いま所望データがキャッシュ記憶１上にない判定がヒツ
ト検出回路６により下されると、データ処理装置１００
から主記憶装置２００に対してライン転送リクエストが
送出される。この時、ラインバックが不要であると、ヒ
ツト検出回路６は制御回路Ａ７、制御回路Ｂ１３に対し
てラインバック不要信号を送出する。制御回路Ａ７はデ
ータ処理装置側の双方向バス切替回路４をＯＦＦ、５を
ＯＮとし、また、制御回路Ｂ１３は主記憶装置側の双方
向バス切替回路８をＯＦＦ、９をＯＮとする。これによ
り、双方向バス１４は主記憶袋［２０ｏからデータ処理
装置１００へのデータ転送、すなわちライン許可モード
に切替わる。主記憶１１から読出された１ライン（５１
２バイト）分のライン転送データは、転送単位（３２バ
イトとする）ごとに各データスタック１２にスタックさ
れ、３２バイトの双方向バス１４を通して１６回に分け
てデータ処理装置側に転送され、キャッシュ記憶１に書
込まれると同時に所望データが命令処理装置に転送され
る。これにより、ライン転送処理が完了する。

所望データがキャッシュ記憶１上になくかつラインバッ
クを必要とする場合は、データ処理装置１００から主記
憶装置２００に対してライン転送リクエストを送出した
後、ヒツト検出回路６は制御回路Ａ７および制御回路Ｂ
１３に対しラインバック要求信号を送出する。ラインバ
ック要求信号を受けとった制御回路Ａ７は、データ処理
装置側の双方向バス切替回路４をＯＮ、５をＯＦＦとす
る。同様に制御回路Ｂ１３は、主記憶装置側の双方向バ
ス切替回路８をＯＮ、９をＯＦＦにする。

これと並行して、キャッシュ記憶１上のラインバックデ
ータ（５１２バイト）は３２バイト単位で１６回読出さ
れ、ＥＣＣ回路２でエラーチェック訂正後転送単位（３
２バイト）ごとに各スタック３に格納される。このとき
、双方向バス１４がデータ処理装置１００から主記憶装
置２００へのラインバック許可モードになっていれば、
転送単位ごとにスタック３からスタック１０に対してラ
インバックデータの転送を開始する。

ラインバックデータ転送途中に、ライン転送データが主
記憶１１から読出されてライン転送の準備が完了すると
、主記憶装置２００はデータ処理装置ｔ１００に対して
ライン転送プリアドバイス信号を送出する。ライン転送
プリアドバンス信号を受取った制御回路Ａ７はスタック
３からのデータ送出を停止すると共に、ライン転送用に
データ処理装置側の双方向バス切替回路４をＯＦＦ、５
をＯＮとする。この制御回路Ａ７の動作と並行して、制
御回路Ｂ１３は主記憶装置側双方向バス切替回路８をＯ
ＦＦ、９をＯＮにする。これにより、双方向バス１４が
ライン転送許可モードになれば。

ライン転送データが、スタック１２より３２バストの転
送単位で１６回（合計５１２バイト）転送され、キャッ
シュ記憶１に書込まれると同時に所望データが命令処理
装置に転送される。

ライン転送が終了すると、主記憶装置２００よりデータ
制御装置１００に対しライン転送終了信号を送出する。

ライン転送終了信号を受取った制御回路Ａ７はデータ処
理装置側双方向バス切替回路４をＯＮ、５をＯＦＦとし
、この動作と並行して制御回路Ｂ１３は主記憶装置側双
方向バス切替回路８をＯＮ、９をＯＦＦとする。これに
より、双方向バス１４が再びラインバック許可モードに
なれば、中断していたラインバックを再び開始し、全転
送単位がスタック１０に格納された後主記憶１１に書込
まれ、ラインバックがある場合のミスキャッシュの動作
を完了する。

第２図はキャッシュ記憶１と主記憶１１の周辺回路及び
制御回路Ａ７、制御回路Ｂ１３の詳細ブロック図を示し
たものである。

キャッシュミスが生じ、ラインバックが不要な場合は、
ヒツト検出回路６によりライン転送要求信号１５、およ
びラインバック不要信号１７が送出される。ライン転送
要求信号１５により主記憶起動回路２８は主記憶起動信
号４２を送出し、主記憶１１からのデータ読出しを起動
する。また。

ラインバック不要信号１７により、フリップフロップ２
２．２６がリセット、フリッププロップ２３および２７
がセットされることにより、バス切替回路５，９はＯＮ
、バス切替回路４，８はＯＦＦとなり、双方向バス１４
は主記憶１１からキャッシュ記憶１へのデータ転送モー
ドに設定される。

主記憶１１からの読出しが始まると、主記憶起動回路２
８は読出しデータレジスタ３６，３７．３８（第１図の
スタック１２に相当する）のセット信号４３を送出し、
５１２バイトのデータを１度に読出しデータレジスタ３
６，３７．３８にセットする。読出しデータが読出しレ
ジスタ３６，３７．３８にセットされると、ターゲット
選択回路２９からターゲット選択信号がセレクタ回路４
０に送出され、ターゲットデータから順番に３２バイト
の転送単位で１６回に分け、バス切替回路９、双方向バ
ス１４、バス切替回路５経出でキャッシュ記憶１に５１
２バイトのデータが送出される。

ライン転送が終了すると、フリップフロップ２３゜２７
はリセットされる。

キャッシュミスが生じ、ラインバックが必要な場合は、
ライン転送のみの場合と同様にライン転送要求信号１５
が制御回路Ｂ１３に対して送出され、主記憶起動回路２
８は主記憶１１に対し主記憶起動信号４２を送出する。

この動作と同時して制御回路Ａ７に対してラインバック
要求信号１８が送出され、フリップフロップ２３および
２７がリセット、フリップフロップ２２および２６がセ
ットされることにより、バス切替回路４，８はＯＮ、バ
ス切替回路５，９はＯＦＦとなり、双方向バス１４はキ
ャッシュ記憶１から主記憶１１へのデータ転送モードに
設定される。ラインバックデータがキャッシュ記憶１よ
り読出されると、キャッシュ続出信号１６が活性化し、
計数回路Ａ１９、計数回路Ｂ２０は１６個の読出しデー
タレジスタ３０．３１．３２　（第１図のスタック３に
相当する）およびセレクタ３９を制御するために計数動
作を開始する。ラインバック時のキャッシュ記憶１から
のデータ読出し順序はライン内アドレスの小さい順に行
われるため、読出しデータは計数回路Ａ１９の計数値に
従い、読出しデータレジスタ３０から順番にスタックさ
れる。それと同期してセレクタ３９は計数回路Ｂ２０の
計数値に従いデータレジスタ３０から順番にセレクトす
る。このようにして、キャッシュ記憶１からの読出しデ
ーは３２バイトの転送単位でバス切替回路４、双方向バ
ス１４．バス切替回路８を通り、計数回路Ｂ２０に制御
される１６個の主記憶書込みデータレジスタ３３，３４
．３５　（第１図のスタック１０に相当する）の３３か
ら順番にスタックされる。

主記憶１１への書込みは主記憶書込みデータレジスタ３
３，３４．３５に全てのデータ（５１２バイト）がそろ
うまで行わない。

ラインバック動作中に主記憶１１のライン転送の準備が
完了すると、主記憶起動回路２８よりライン転送プリア
ドバンス信号２４が送出され、計数回路Ｂ２０の計数が
停止し、ラインバックデータ送出が一時中断する。また
、同時にプリアドバンス信号２４により、フリップフロ
ップ２２および２６がリセット、フリップフロップ２３
および２７がセットされることにより、双方向バス１４
は主記憶１１からキャッシュ記憶１へのライン転送モー
ドに設定され、ライン転送が行われる。ライン転送動作
はラインバックがない場合と同様である。ライン転送デ
ータ送出中も計数回路Ａ１９は動作しており、キャッシ
ュ記憶１からのラインバックデータは読出しデータレジ
スタ３０，３１゜３２に継続的にスタックされる。

ライン転送が終了すると、主記憶起動回路２８よりライ
ン転送終了信号２５が送出され、フリップフロップ２３
および２７がリセット、フリップフロップ２２および２
６がセットされることにより、双方向バス１４がキャッ
シュ記憶から主記憶１１へのデータ転送モードに再設定
されると＼もに計数回路Ｂ２０が再起動され、キャッシ
ュ読出しデータレジスタ３０，３１．３２から残りのラ
インバックデータが主記憶１１に対し送出される。

このようにして、ラインバックデータが主記憶書込みデ
ータレジスタ３３，３４．３５に全てそろえば、一括し
て主記憶１１への書込みを行い、ラインバック動作を完
了する。

なお、制御回路Ａ７は外部インターフェイスとして計数
回路Ｂ２０を起動する信号４４、計数を中断する信号４
５．計数を再開する信号４６および双方向バス切替信号
４７．４８を持っており、外部から任意に制御可能であ
る。

第３図はキャッシュミス時でラインバックが必要な場合
の本発明を適用したときのタイミングヤードである。キ
ャッシュ記憶１より転送単位（３２バイト）ずつ１６回
に分けて読出されたデータは、２サイクル後にＥＣＣ回
路２を通ってスタックされた後、ラインバック許可モー
ドとなった双方向バス１４を通してラインバックが行わ
れる。

１３個目のラインバック転送単位の転送が終了した時点
でライン転送の準備が完了し、双方向バス１４がライン
転送許可モードに切替わり、主記憶１１からのライン転
送が行われる。ライン転送が終了すると、双方向バス１
４を再びラインバック許可モードに切替え、スタック３
に保持されていた残り３個のラインバック転送転送単位
を主記憶書込み用スタック１０に転送し、全てのデータ
がそろうと主記憶１１に書込んでライン転送処理を完了
する。

〔発明の効果〕

本発明にれば、キャッシュ記憶から主記憶へのラインバ
ックデータ転送を開始、中断、再開する機能を持たせる
ことにより、ライン転送の性能を低下させることなく、
ラインバック、ライン転送で資源を共用させることがで
き、ハードウェア量を減少する効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図における主要部の詳細ブロック図、第３図は本発明の
詳細な説明するためのタイミングチャートである。 １・・・キャッシュ記憶、　　２・・・ＦＣＣ回路、３
・・・ラインバック用読出しデータスタック、４．５，
８．９・・・双方向バス切替回路、６・・・ヒツト検出
回路、　７・・・制御回路Ａ、１０・・・主記憶書込み
用データスタック、１１・・・主記憶、 １２・・・主記憶読出し用データスタック、１３・・・
制御回路Ｂ、　１４・・・双方向バス。

Claims (1)

【特許請求の範囲】
1. （１）主記憶上の複数のラインデータを格納するキャッ
   シュ記憶を具備してなるデータ処理システムにおいて、
   キャッシュ記憶側にラインバックのためにキャッシュ記
   憶から読出した複数の転送単位データを保持する第１の
   スタック手段を、主記憶側に前記第１のスタック手段よ
   り転送される複数の転送単位データを保持する第２のス
   タック手段を設けると共に、前記第１のスタック手段か
   ら第２のスタック手段へのデータ転送の開始、中断およ
   び再開を制御する制御手段を設けたことを特徴とするキ
   ャッシュ記憶のラインバック制御方式。